KR100379540B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 갭-필(gap-fill) 물질의 리플로우(reflow) 능력을 향상시키어 갭-필 및 절연 효과를 극대화시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인의 표면에 절연막을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판의 전면에 HDP 절연막을 형성함과 동시에 상기 절연막의 탑 부분을 선택적으로 제거하는 단계와, 상기 HDP 절연막을 제거하는 단계와, 상기 반도체 기판의 전면에 갭-필 물질층을 형성하는 단계와, 상기 갭-필 물질층을 리플로우시키는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 서로 이웃하는 복수개의 워드 라인(word line)을 형성한 후 매립되는 갭-필(gap-fill) 및 절연 효과를 구현하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 DRAM 공정에서 워드 라인(트랜지스터용)간 절연막으로서 스페이스(space)를 매립하는 갭-필(gap-fill) 물질은 주로 도우프트 SiO2막(예를 들면 BPSG막)을 채용하고 있다.
이는 워드 라인 형성 후 좁은 공간을 매립하기 위하여 절연층으로 사용되는 도우프트 SiO2막이 리플로우(reflow) 특성을 갖고 있기 때문에 좁은 공간의 갭-필에 있어서 다른 막보다 우월하기 때문이다.
즉, 패터닝(patterning)되어진 복수개의 워드 라인은 그 간격 스페이스가 좁고, 소자가 집적화됨에 따라 워드 라인간 큰 종횡비(high aspect ratio) 때문에 절연 갭-필을 위해서 도우프트 SiO2막을 증착하고, 포스트(post) 공정으로 800℃이상의 고온 열공정을 추가 적용, 도우프트 SiO2막의 리플로우 특성을 이용하여 워드 라인간 매립 및 절연 공정을 도포하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 개재하여 일정한 간격을 갖는 복수개의 워드 라인(13)을 형성한다.
여기서 상기 워드 라인(13)의 상부에는 캡 절연막(14)이 형성되어 있고, 상기 워드 라인(13) 및 캡 절연막(14)의 양측면에 측벽 절연막(15)이 형성되어 상기 각 워드 라인(13)을 절연시키고 있다.
한편, 상기 캡 절연막(14) 및 측벽 절연막(15)은 질화 실리콘(SiN)막으로 이루어져 있고, 상기 워드 라인(13)은 폴리 실리콘막(13a) 및 텅스텐 실리사이드막(13b)으로 이루어져 있다.
도 1b에 도시한 바와 같이, 상기 각 워드 라인(13)을 포함한 반도체 기판(11)의 전면에 각 워드 라인(13)간 절연 효과를 위하여 갭-필 물질로서 BPSG막(16)을 형성한다.
여기서 상기 BPSG막(16) 형성시 각 워드 라인(13)의 간격 스페이스가 좁아 심(seam)(17)이 형성되어 완벽한 갭-필 공정이 구현되지 않는다.
도 1c에 도시한 바와 같이, 상기 BPSG막(16) 형성시 형성된 심(17)을 극복하고 완벽한 매립을 위하여 포스트 공정으로 800℃이상의 열공정(thermal process)을 적용하여 BPSG막(16)의 고유한 특성인 리플로우 효과(reflow effect)를 이용한다.
그러나 각 워드 라인(13)간의 종횡비가 상기 BPSG막(16)의 리플로우 및 갭-필 측면에서 열악한 고종횡비이면, 포스트 열공정을 적용한 후, 보이드(void)(18) 형태가 잔존하여 소자의 전기적 회로 숏트(electrical circuit short)를 유발하는 원인이 된다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은문제점이 있었다.
즉, 소자의 디자인 룰(design rule) 자체가 갭-필 마진(margin)상의 한계에 있다면 BPSG막의 형성시 발생한 심의 형태가 차지하는 공간의 크기는 리플로우 현상 때문에 감소하지만 완전히 소멸되지 않고 보이드(void)의 형태로 잔존하게 된다.
따라서 잔존하는 보이드는 후속 금속 배선 공정을 위한 노광 및 식각공정을 통하여 형성된 홀 프로파일(hole profile)에 도전성 물질이 채워질 경우 도전성 물질 공장의 등방성 증착 성질에 기인하여 보이드에도 도전성 물질이 채워져 소자의 전기적 회로 숏트를 야기한다. 즉, 절연막의 절연 효과를 갖지 못한다.
이를 개선하기 위한 방법은 포스트 열공정의 온도를 증가하는 방법이 있지만, BPSG막의 리플로우 능력을 향상시키기 위한 더 높은 온도의 열공정은 소자의 히트 인풋(heat input)측면에서 바람직하지 못하며 소자의 제품 품질이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 갭-필 물질의 리플로우 능력을 향상시키어 갭-필 및 절연 효과를 극대화시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 3a 내지 도 3b는 종래와 본 발명의 갭-필 물질 증착전 종횡비를 비교하기 위한 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 워드 라인 24 : 캡 절연믹
25 : 측벽 절연막 26 : HDP SiO2막
27 : BPSG막 28 : 심
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인의 표면에 절연막을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판의 전면에 HDP 절연막을 형성함과 동시에 상기 절연막의 탑 부분을 선택적으로 제거하는 단계와, 상기 HDP 절연막을 제거하는 단계와, 상기 반도체 기판의 전면에 갭-필 물질층을 형성하는 단계와, 상기 갭-필 물질층을 리플로우시키는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 개재하여 일정한 간격을 갖는 복수개의 워드 라인(23)을 형성한다.
여기서 상기 워드 라인(23)의 상부에는 캡 절연막(24)이 형성되어 있고, 상기 워드 라인(23) 및 캡 절연막(24)의 양측면에 측벽 절연막(25)이 형성되어 상기 각 워드 라인(23)을 절연시키고 있다.
한편, 상기 캡 절연막(24) 및 측벽 절연막(25)은 질화 실리콘(SiN)막으로 이루어져 있고, 상기 워드 라인(23)은 폴리 실리콘막(23a) 및 텅스텐 실리사이드막(23b)으로 이루어져 있다.
도 2b에 도시한 바와 같이, 상기 각 워드 라인(23)을 포함한 반도체 기판(21)의 전면에 고 스퍼터 레이트(high sputter rate)와 로우 디포지션 레이트(low deposition rate) 조건을 갖는 HDP SiO2막(26)을 형성한다.
이때 상기 HDP SiO2막(26)의 형성시 바이어스 파워(bias power)를 약 3.5㎾로 증가시키고, 실리콘 소스(silicon source)인 SiH4가스를 O2대비 적은 유량의 가스 비를 설정하고 형성시간을 단축한다.
즉, 스퍼터 소스로 He보다 스퍼터 효과가 큰 아르곤(Ar)을 사용하여 HDP SiO2막(26)을 형성함으로서 HDP SiO2막(26)이 상기 워드 라인(23) 및 반도체 기판(21)을 얇게 감싸는 정도로 형성한다.
한편, 상기 HDP SiO2막(26) 형성시 상기 각 워드 라인(23)을 절연시키고 있는 캡 절연막(24) 및 측벽 절연막(25)의 탑(top)부위가 선택적으로 제거된다.
즉, 상기 캡 절연막(24) 및 측벽 절연막(25)의 탑 부분이 선택적으로 제거됨으로써 이후 갭-필 물질로 형성되는 BPSG막의 리플로우 특성이 향상된다.
도 2c에 도시한 바와 같이, 상기 HDP SiO막(26)을 HF 용액으로 제거한다.
한편, 상기 HDP SiO2막(26)을 제거하는 이유는 이후에 BPSG막의 형성시 악영향을 주기 때문이다.
도 2d에 도시한 바와 같이, 상기 워드 라인(23)을 포함한 반도체 기판(21)의 전면에 갭-필 물질로서 BPSG막(27)을 형성한다.
여기서 상기 BPSG막(27) 형성시 워드 라인(23)간 간격 스페이스가 좁아 심(seam)(28)이 형성되어 완벽한 갭-필 공정이 구현되지 않는다.
도 2e에 도시한 바와 같이, 상기 BPSG막(27) 형성시 형성된 심(28)을 극복하고 완벽한 매립을 위하여 포스트 공정으로 800℃이내의 열공정(thermal process)을 적용하여 BPSG막(27)의 고유한 특성인 리플로우 효과(reflow effect)를 이용한다.
즉, 상기 BPSG막(27)의 리플로우를 통해 보이드의 발생 없이 완벽한 갭-필을 완성한다.
도 3a와 도 3b는 종래와 본 발명의 갭-필 물질의 형성전의 에스펙트비를 비교하기 위해 나타낸 단면도이다.
도 3a 및 도 3b에 도시한 바와 같이, 워드 라인간의 종횡비가 리플로우 및 갭-필 측면에서 열악한 ⓑ/ⓐ(종래)의 고종횡비로부터 워드 라인을 보호하고 있는 절연막의 탑 부위를 선택적으로 제거함으로서 ⓒ/ⓐ(본 발명)의 종횡비로 개선시킬 수 있다.
따라서 본 발명은 갭-필 물질인 BPSG막의 형성시 발생된 심을 낮은 온도 즉, 800℃이내의 온도에서 포스트 열공정에 의해 BPSG막을 리플로우시키어 보이드의 발생을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 잔존하는 보이드가 없으므로 후속 노광/식각 공정을 통하여 형성된 홀 프로파일에 등방성 증착 방식의 도전성 물질이 채워져도 소자의 전기적 회로 숏트를 방지할 수 있다.
둘째, 포스트 열공정시 온도의 감소 즉, 소자의 히트 인풋의 감소로 소자의 고품질화를 기대할 수 있다.
셋째, 포스트 열공정 온도의 증가 없이 갭-필 물질의 리플로우 특성을 향상할 수 있다.

Claims (4)

  1. 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계;
    상기 워드 라인의 표면에 절연막을 형성하는 단계;
    상기 워드 라인을 포함한 반도체 기판의 전면에 HDP 절연막을 형성함과 동시에 상기 절연막의 탑 부분을 선택적으로 제거하는 단계;
    상기 HDP 절연막을 제거하는 단계;
    상기 반도체 기판의 전면에 갭-필 물질층을 형성하는 단계;
    상기 갭-필 물질층을 리플로우시키는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 HDP 절연막은 바이어스 파워를 약 3.5㎾로 증가시키고, SiH4가스를 O2대비 적은 유량의 가스 비를 설정하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 HDP 절연막은 스퍼터 소스로 He보다 스퍼터 효과가 큰 아르곤(Ar)을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 HDP 절연막은 HF 용액으로 제거하는 것을 특징으로하는 반도체 소자의 제조방법.
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