CN1099133C - 用于浅沟槽绝缘隔离的空隙填充及平面化工艺方法 - Google Patents

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Abstract

本发明提供了一种包括在形成于衬底上的器件结构之间形成绝缘隔离的步骤的制造器件的方法，该方法包括以下步骤：在衬底表面上限定有源区和无源区；在无源区中形成隔离沟槽；用高密度等离子增强化学汽相淀积在表面形成绝缘材料层，该高密度等离子增强化学汽相淀积层没有空隙地有效填充该浅沟槽并覆盖有源区；在该高密度等离子增强化学汽相淀积氧化层上形成光刻胶层并形成图案以暴露有源区，使光刻胶的边缘有效地与该高密度等离子增强化学汽相淀积氧化层的部分边缘重叠；用RIE工艺去除没被光刻胶覆盖的区域；去除上述光刻胶掩模；利用CMP步骤去除半导体衬底上等量的劈形氧化物，以得到集成电路结构的最终平面化的半导体衬底。

Description

用于浅沟槽绝缘隔离的空隙 填充及平面化工艺方法
                          技术领域
本发明一般涉及半导体制造工艺的改进，特别涉及无空隙填充浅沟槽隔离区及利用可以简化的化学机械抛光工艺的平面化工艺的方法。
                          背景技术
随着集成电路尺寸的减小，构成电路的元件必须更密集地放置，以适应一般芯片上可用的有限空间。由于目前的研究致力于增大半导体衬底的单位面积上有源元件的密度，所以电路间的有效绝缘隔离变得更加重要。现代集成电路技术中电路元件的传统绝缘隔离采用腐蚀半导体衬底并填充如二氧化硅等绝缘材料所形成的浅沟槽。现有技术中这些区域一般称作浅沟槽隔离(STI)区。STI区用于绝缘隔离集成电路的有源区，由于给定集成电路的有源区可以为任何实际尺寸，所以STI区的尺寸一般也相应地有很大不同。
由于现代集成电路的形貌复杂，经常会遇到均匀氧化物填充的问题，特别是在使用宽度有相当大变化的浅沟槽时。为了解决此问题，已研制出大量用绝缘材料填充STI区并使所得结构平面化的方法，以便获得均匀的平面形貌。STI区填充方法包括化学汽相淀积(CVD)和等离子增强化学汽相淀积(PECVD)，它们皆利用材料能够以汽相传递到一个表面上并淀积于其上的原理。另外，还可以利用直接在沟槽中生长氧化层的溅射技术或热技术(例如局部硅氧化(LOCOS)工艺)填充STI区。可以单独或组合使用例如光刻胶深腐蚀(REB)工艺、反应离子腐蚀(RIE)法及化学机械抛光(CMP)工艺等平面化工艺，用以使半导体衬底表面平面化。
尽管上述所有STI区填充方法已成功地用于填充半导体衬底中的窄沟槽和宽沟槽，但由于填充条件的不完善，STI区的绝缘材料中还是观察到了空洞。因此，现代集成电路处理工艺中需要一种无空隙氧化物填充STI区的技术。
除需要无空隙氧化物填充工艺外，现代集成电路处理过程中还存在着使所得结构平面化的问题。由于高度平面化的表面形貌可以用于淀积附加的集成电路元件且允许较高的器件密度，所以它是必需的。现代集成电路结构中常需要理想的平面化工艺，在形成具有较宽沟槽的器件时尤其需要。这是因为传统CVD工艺淀积的薄膜材料一般以保形式覆盖凹陷处并由此再现凹陷处的非平面结构的缘故。在宽STI区平面化时产生了这些结构中对氧化物相当严重的侵蚀问题。
为了更好地说明此问题，图1A-1C展示了现有技术的集成电路结构的某些部分，该集成电路结构中利用了传统氧化淀积和平面化工艺。示于图1A中的集成电路结构10包括半导体衬底12，此衬底最好是可以具有淀积于其上的多个有源和无源器件(未示出)的硅晶片。集成电路结构10既有窄STI区14又有宽STI区16，并与这种结构的电路中常存在的各种不同的有源区和无源区相对应。衬底10还包括淀积在其整个表面上的绝缘氧化层18。通常用传统热CVD氧化技术淀积该氧化层。这种技术包括LPTEOS和O3/TEOS。但传统热CVD氧化工艺不能形成厚度均匀的氧化层。这种氧化层一般与衬底的形貌相一致(即，衬底的沟槽区形成谷底，衬底表面上的表面结构处形成小丘)。已经知道，用传统热CVD氧化淀积的氧化层18在窄STI区14和宽区16中形成空隙(未示出)。
再参见图1A，在氧化层18上形成光刻胶图形层20。光刻胶图形层20的目的是限定全部和局部平面化表面(在两层或多层如光刻胶等平面化材料的涂敷后)，这样在随后的腐蚀过程中，该平面形貌转变为氧化物的形貌。
现在参见图1B，该图示出了在进行了传统深腐蚀工艺之后图1A所示的集成电路结构10。在该图中，光刻胶层已去除，在图中未示出。深腐蚀工艺去除部分氧化层18，在窄STI 14上形成基本平面化的表面22，但在宽STI 16上形成不平的非平面化形貌24。
图1C示出了传统CMP步骤后图1B所示的集成电路结构10。CMP步骤通常用氮化硅层(在硅衬底表面上，未示出)作腐蚀停止层。CMP步骤仅选择地去除氧化层18，留下未受损伤的衬底10。但是，目前的腐蚀抛光技术的缺点是很难控制腐蚀速率。已经知道，如长时间的CMP步骤能导致氧化物的侵蚀，特别是在最宽的STI处。如图1C所示，在用长时间CMP平面化步骤的STI平面化过程中，特别是在宽STI 16区，氧化物侵蚀成为主要问题。氧化层18的表面不平，下陷到半导体衬底12的表面26之下，导致不平整的形貌。这一现象在宽STI区16中的氧化层18的中间28特别严重。
在衬底中形成氧化物填充STI区之后，为解决提供高度平面化集成电路结构的问题，提出了很多平面化方案，有些要求很复杂的工艺步骤。如在授予J.E.Cronin等人、受让人为IBM公司的、题为“采用亚微米特性的平面化半导体结构(PLANARIZED SEMICONDUCTOR STRUCTURE USINGSUBMINIMUM FEATURES)”的美国专利5453639中有所描述。其平面化方案中，形成一系列从宽沟槽的底部向上垂直延伸的亚微小硅柱(即50到500厚)，然后氧化这些硅柱。当用CVD氧化物覆盖衬底时，硅柱防止了沟槽上面单个深下陷区的形成。相反，形成一系列较浅的下陷(位置在硅柱之间)，其深度比没有硅柱时明显减小。由此所得的表面容易平面化。
现已提出来的其他不很理想的处理工艺的目的是减少现代集成电路平面化表面形貌的制备中的工艺步骤。这些方法的集成电路工艺中通常包括淀积附加腐蚀停止层或平面化层，以减小深腐蚀效应。授予S.S.Cooperman等人、受让人为DEC公司的、题为“半导体中浅沟槽的光学机械平面化(CHEMICAL MECHANICAL PLANARIZATION OF SHALLOW TRENCHESIN SEMI)”的美国专利5494857描述了一种此类方法。根据该专利的工艺流程包括在含STI区的半导体衬底上淀积氮化硅层，接着淀积相应氧化物共形敷层、薄的硅腐蚀停止层、以及第二氧化层。用填充物掩模在第二氧化层上产生图形，并腐蚀第二氧化层至硅腐蚀停止层。然后用CMP技术抛光剩下的氧化物至氮化硅层。授予J.D.Haskell等人、受让人为AMD公司的、题为“集成电路结构中形貌的平面化方法(METHOD OF PLANARIZATION OFTOPOLOGIES IN INTEGRATED CIRCUIT STRUCTURES)”的美国专利4962064提出了类似的方法。
使用附加腐蚀停止层具有这样的优点，即使集成电路结构的产品具有高度平面化的表面形貌。但是，获得这一优点的成本很高。附加腐蚀停止层需要附加的工艺步骤来形成，这样极大降低了效率，同时增加了集成电路产品的总成本。
                          发明内容
因此本发明的目的是提供改进的工艺流程，能无空隙地填充STI沟槽，并使用不需复杂工艺步骤或附加腐蚀停止层的平面化方法。
根据本发明，提供了一种包括在形成于衬底上的器件结构之间形成绝缘隔离的步骤的制造器件的方法，该方法包括以下步骤：在衬底表面上限定有源区和无源区；在无源区中形成隔离沟槽；用高密度等离子增强化学汽相淀积在表面形成绝缘材料层，该高密度等离子增强化学汽相淀积层没有空隙地有效填充该隔离沟槽并覆盖有源区；在该高密度等离子增强化学汽相淀积层上形成光刻胶层并形成图案以暴露有源区，使光刻胶的边缘有效地与该高密度等离子增强化学汽相淀积层的部分边缘重叠；用RIE工艺去除没被光刻胶覆盖的区域；去除上述光刻胶掩模；在衬底表面上留下等量的劈形绝缘材料；利用CMP步骤去除半导体衬底上等量的劈形绝缘材料，以得到集成电路结构的最终平面化的半导体衬底。
                        附图说明
为了更好地理解本发明，参考下面的详细说明及相应的附图；其中：
图1A表示了一般集成电路的一部分中不同宽度的浅沟槽隔离结构，该结构填充了由热CVD工艺形成的氧化物；
图1B表示了在去除了部分氧化层的深腐蚀工艺之后图1A所示的集成电路；
图1C表示了在传统CMP步骤后图1B的集成电路；
图2A-2B是表示根据本发明优选实施例的方法在不同制造阶段的集成电路结构的一部分的剖面图；
图3A-3B是表示根据本发明方法制造的集成电路的HDP-CVD氧化物填充STI区的SEM照片；
图4A-4D是表示根据本发明优选实施例的方法在不同制造阶段的集成电路结构的一部分的剖面图。
                    具体实施方式
本发明提供一种填充集成电路的STI区的改进方法，该方法利用基本无空隙的氧化层并能缩短CMP步骤以减少氧化物侵蚀的平面化工艺。应该注意，这里说明的工艺步骤和结构不必构成制造集成电路的完整工艺流程。可以预料，本发明可以与现有的集成电路技术结合使用。所以，这里只包括理解本发明所必需的工艺步骤。
下面说明本发明的一个实施例，从图2A所示的部分完成的集成电路30开始。在包括如硅等半导体材料的衬底40上形成结构30。衬底本身可以包含层层堆叠的结构层。为了讨论方便，这种结构在这里统称为衬底。例如，用光刻胶掩模(未示出)或相应光刻技术在表面上限定有源区50和51及无源区48。通常，器件形成在有源区内或有源区上。在无源区上形成浅沟槽44和46以隔离器件。例如，用腐蚀或从表面去除部分衬底来形成浅沟槽。光刻胶掩模技术和在半导体衬底中腐蚀沟槽的方法是众所周知的，这里不再讨论。
通常，光刻胶掩模覆盖集成电路结构30的有源区50和51，以防止它们在腐蚀集成电路30的无源区48中的沟槽44和46的过程中的同时被腐蚀。在集成电路结构中，有源器件的尺寸通常不一样。因此，有源区的尺寸也不一样。如上所述，有源区51窄，有源区50宽。另外，由于有源区尺寸的不同，浅沟槽可以是较窄的沟槽44，也可以是较宽的沟槽46。有源区和浅沟槽的具体尺寸并不重要。因为希望以高的器件密度来制造集成电路结构，所以，窄沟槽通常对应于最小的特征形尺寸或基本规则(groundrule)，而宽沟槽大于特征尺寸。由此，衬底40的表面结构包含厚度几乎恒定的有源区50和51，它们由不同宽度的沟槽44和46隔离开。
通常，在半导体晶片上形成如44和46的浅沟槽，其目的是用电介质材料填充沟槽，由此得到具有浅沟槽的平坦或平面化的衬底。电介质材料可以是任何电介顾材料或能转换为电介质材料的材料。这种材料包括硅、氮化硅、氧化硅、注氮硅等。图2B展示了形成在衬底表面的氧化层52，这样用电介质材料填充了浅沟槽。通过用高密度等离子源的等离子增强化学汽相淀积(HDP-CVD)来形成该氧化层。这种HDP-CVD技术采用感应耦合等离子源。在Francombe，Physics of Thin Film(薄膜物理)，Academic Press(1994)中说明了这种HDP-CVD技术，在此作为参考。
用HDP-CVD技术能基本无空隙地有效填充浅沟槽。如前面所述，传统的包含热氧化和CVD技术的浅沟槽填充技术会在浅沟槽中产生空隙。而HDP-CVD技术，在沟槽中减少或避免了传统沟槽填充技术所产生的空隙的形成。电子回旋和螺旋波激发等离子技术对淀积氧化层也非常有用。在Francombe，Physics of Thin Film(薄膜物理)，Academic Press(1994)中也说明了这种技术，在此也作为参考。
再参看图2B，可以看出，HDP-CVD氧化层52完全覆盖了半导体衬底40的表面。该HDP-CVD氧化层52厚度足以完全填充浅沟槽44和46。浅沟槽的填充还覆盖衬底表面。如图2B所示，HDP-CVD技术在阵列中提供独特的填充形状。在用氧化层覆盖衬底表面时，在有源区50和51上面，HDP-CVD氧化物从浅沟槽倾斜地突出，形成基本倾斜的边缘55和56。如图所示，在窄有源区51上，斜边形成小的氧化物三角形54。在宽有源区50上面的氧化层52包含基本互补的斜边55和56，并具有平坦的中间部分58。尽管在宽有源区50上面的互补斜边55和56没有合并成三角形，但是在这些区域上的氧化层仍然为三角形状。
独特的三角形状54和57是由于HDP-CVD过程中出现的在就地溅射引起的。这种三角形在传统热氧化或CVD技术形成的氧化层中没有观察到。由于传统淀积工艺的共形性，所以不存在这种三角形，而导致了具有谷底和小丘(如前面图1A-1C所述)的形貌。
但注意，三角形54的形成并不重要，这里只是为了说明而已。在有源区上的氧化层是否形成三角形，即是否两互补斜边55和56合并，取决于有源区的宽度和氧化层的厚度。例如，有些窄有源区或许不够窄，不能使互补斜边合并。这样，除了较窄的平坦中间部分外，都有与宽有源区上一样的三角形氧化层。
图3A-3B是本发明的集成电路结构30的一部分的SEM照片。其中显示了用HDP-CVD氧化层52填充的STI结构，氧化层52是用感应耦合等离子源(如上所述)来淀积的。图3A集中表示在单个窄型STI上，图3B示出了这种STI阵列。应该注意到，HDP-CVD氧化层52的填充效果极佳，小三角形54留在衬底40的小有源区50的上面。照片中衬底40和窄沟槽44也清晰可见。
然后使氧化层平面化，暴露有源区。STI区上的三角形氧化区可以缩短平面化过程中的CMP步骤。CMP步骤的目的是抛光衬底表面，以实现：1)去除氧化层以暴露有源区，2)得到均匀的平面化表面形貌。抛光步骤的缩短减少了STI沟槽中氧化物的侵蚀，由此避免了传统平面化工艺导致的表面不平。有时，缩短CMP步骤，还可以减少窄有源区的侵蚀，而这通常出现在长时间CMP步骤中。如同下面要讨论的，使用HDP-CVD氧化物作STI填充，可以使STI中氧化物的高度基本由淀积工艺决定，而不是由CMP去除来决定。
CMP步骤的持续时间取决于去除氧化物以暴露有源区所需的时间。再参见图2B，很明显，宽有源区50上面氧化物的量比窄有源区51上的大。由此，CMP步骤持续时间一般取决于暴露宽有源区所需的时间。但是，如前面讨论的，传统CMP步骤暴露宽有源区所需时间太长，且在宽STI区中出现过多氧化物侵蚀。而且，CMP步骤过抛了窄有源区，导致该处侵蚀。因此产生不平的表面形貌。
根据本发明，可以缩短CMP步骤，以避免STI区和窄有源区的过量侵蚀。在一个实施例中，通过从有源区上三角形氧化物区有选择地去除部分氧化物，来缩短CMP步骤。由于减少了为暴露有源区所需去除的氧化物的量，所以缩短了相应的CMP步骤。典型地，从有源区去除的氧化物的量足够有效地缩短CMP步骤，由此可以在STI中不出现过量氧化物侵蚀的情况下暴露有源区，从而形成了基本平面化的表面。
通常，去除窄有源区51上三角形54的氧化物所需的时间很短，足以在STI形成基本平面化的表面。由此，留在宽有源区50上的氧化物的量不应该超过三角形54的量。如果去除了氧化物区52的中间部分，则留下的每个侧边部分就不会超过三角形54上氧化物的量。
图4A-4C表示从集成电路结构30的有源区去除部分氧化层的情况。HDP-CVD氧化层52部分被去除，暴露有源区50和51。如图4A所示，在HDP-CVD氧化层52上形成光刻胶层60并形成图案以暴露有源区。在一个实施例中，用反有源区掩模(未示出)形成在HDP-CVD氧化层上的图案。该掩模为用来形成有源区的掩模的负版。偏置(biasing)负版的技术是众所周知的。光刻技术中有重叠不精确的问题。为补偿重叠不精确，所以要偏置负版。偏置量足够以将光刻胶边缘有效地移动到HDP-CVD氧化层的斜边55和56上。允许的最大偏置是取决于CMP步骤的情况。
通常，偏置量在两个量之间，一个是足够将光刻胶边缘有效地移动到HDP-CVD氧化层的斜边所需的量，另一个是有效缩短抛光步骤以暴露有基本平面化表面的有源区所需的量。在一个实施例中，偏置量为足够将光刻胶边缘移动到斜边55和56上所需的量到覆盖氧化层斜边所需的量之间。通过覆盖斜边，三角形54就被光刻胶覆盖住了(未示出)。由此，只有宽有源区50上的氧化层部分被去除。较好的情况是，偏置量应足够移动掩模以覆盖5-95％的氧化层斜边。更好的情况是，偏置量应足够移动掩模以覆盖10-90％的氧化层斜边。再好的情况是，偏置量应足够移动掩模以有效覆盖25-85％的氧化层斜边。最好的情况是，偏置量应足够移动掩模以覆盖20-80％的氧化层斜边。
因为对于0.25μm基本规则结构的器件，该光刻步骤中的重叠并不重要，可以使用中紫外(MUV)光刻技术。使用负板偏置掩模的好处是，无需不规律地生成暴露有源区的新掩模。用合适的刻蚀技术(如RIE)腐蚀氧化层52上没有用光刻胶保护的区域。RIE刻蚀步骤为氧化物选择性的。通过使用氧化物选择RIE，硅衬底和光刻胶起腐蚀停止作用。这样，RIE只去除HDP-CVD氧化层52，暴露这些没有被光刻胶层60覆盖的区域上的半导体衬底表面。
如图4B所示，RIE工艺去除了有源区上面的HDP-CVD氧化层52的某些部分。还可以看到，在RIE腐蚀步骤后，HDP-CVD氧化层52的劈形部分62留在有源区边缘的表面上。随后的CMP步骤去除劈形部分62。
现在参照图4C，说明集成电路平面化工艺的下一步。用磨光(ashing)或类似工艺去除上述光刻胶掩模。这些工艺对本领域的普通技术人员已熟知。这里不作讨论。磨光工艺只去除光刻胶掩模层，在半导体衬底40的表面留下HDP-CVD氧化物劈形部分62。然后将所得结构进行最后CMP步骤，去除所有保留的HDP-CVD氧化物结构62，使半导体衬底40上形成高度平面化的表面形貌。由于上述技术所采取的步骤是针对小尺寸的HDP-CVD氧化物结构，所以该具体的CMP步骤可以很短，这样STI沟槽内，特别是宽STI沟槽内的氧化物侵蚀降低到最低限度。
参照图4D说明集成电路结构的最终平面化的半导体衬底。如图所示，对于HDP-CVD氧化物填充浅沟槽隔离槽72的上表面来说，集成电路30的半导体衬底40的上表面70基本为平面。由于CMP步骤很短，所以由HDP-CVD氧化物淀积工艺来决定STI中氧化物的高度，而不是由CMP去除步骤来决定。与现有技术相比其好处是，避免了长时间CMP引起的过抛问题及由此引起的STI区氧化物过量侵蚀。当本发明的集成电路结构30具有了包含隔离器件的STI区的高度平面化表面结构之后，就可以根据已有集成电路技术进行以后的处理。
现在应该明白，本发明基本克服了有关集成电路制造工艺中空隙填充和平面化方法的许多现有技术的问题。用感应耦合等离子源淀积的HDP-CVD氧化层在衬底的STI区域提供了绝缘氧化层。该绝缘层无空隙地填充这些区域，同时形成三角形表面结构。然后去除三角形结构部分，以缩短随后的CMP工艺。还有，由于缩短了CMP步骤，基本避免了现有技术中的氧化物侵蚀的问题。
应该明白，这里所述的实施例仅仅是示例性的，本领域的技术人员可以利用上述实施例中功能相同的部分对这些实施例做各种变形和改变。例如，本发明适用于任何具有几乎相同高度、由相同或不同横向间距隔开的衬底表面形貌。还应该注意，要进行平面化的衬底的最初表面形貌，可以是晶片制备工艺中任何不同阶段的表面。将沟槽分开的区域可以代表如上所述的有源区、或岛或集成电路结构中已知的其他结构。所有这些变形和改变及对本领域普通技术人员来说很清楚的其它修改都将包含在附属权利要求所限定的本发明的范围内。

Claims (1)

1.一种包括在形成于衬底上的器件结构之间形成绝缘隔离的步骤的制造器件的方法，该方法包括以下步骤：
在衬底表面上限定有源区和无源区；
在无源区中形成隔离沟槽；
用高密度等离子增强化学汽相淀积在表面形成绝缘材料层，该高密度等离子增强化学汽相淀积层没有空隙地有效填充该隔离沟槽并覆盖有源区；
在该离密度等离子增强化学汽相淀积层上形成光刻胶层并形成图案以暴露有源区，使光刻胶的边缘有效地与该高密度等离子增强化学汽相淀积层的部分边缘重叠；
用RIE工艺去除没被光刻胶覆盖的区域；
去除上述光刻胶掩摸，在衬底表面上留下等量的劈形绝缘材料；
利用CMP步骤去除衬底上等量的劈形绝缘材料，以得到集成电路结构的最终平面化的半导体衬底。
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