KR20000066937A - 반도체장치의 필드산화막 형성방법 - Google Patents

Abstract

본 발명은 STI공정(Shallow Trench Isolation Process)으로 필드산화막을 형성하는 방법에 관한 것으로서, 반도체기판에 트렌치를 형성하고, 제1차로 HDP산화막을 적층한 후 연이어서 TEOS산화막을 적층하며, 상기 HDP산화막 및 TEOS산화막을 필드산화막이 형성될 부위에 역식각을 진행한 후 CMP평탄화 공정을 진행하여 좁은 필드산화막과 넓은 필드산화막을 부식(Erosion) 혹은 디슁(Dishing) 및 과도식각 (Over Etch)등의 문제를 해결한 상태로 균일하게 형성하므로 반도체소자의 전기적인 특성을 향상시키도록 하는 발명에 관한 것이다.

Description

반도체장치의 필드산화막 형성방법 { Method For Forming Field Oxide Layer Of Semiconductor Device }

본 발명은 STI공정으로 소자분리막을 형성하는 방법에 관한 것으로서, 특히, 반도체기판에 트렌치를 형성한 후 제1차로 HDP산화막을 적층한 후 연이어서 TEOS산화막을 적층하므로 역식각을 진행하고, CMP평탄화 공정을 진행하여 좁은 필드산화막과 넓은 필드산화막을 손상없이 균일하게 형성하도록 하는 반도체장치의 필드산화막 형성방법에 관한 것이다.

일반적으로, 반도체기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Isolation region)을 형성하게 된다.

이와 같이, 반도체기판에 일정한 깊이를 갖는 트렌치(Trench)를 형성한 후 그 곳에 산화막(Oxide)을 증착시키고서 화학 기계적 연마공정(Chemical Mechanical Polishing)공정으로 이 산화막의 불필요한 부분을 역식각한 후 연마하여 소자분리영역을 반도체기판에 형성하기 위한 필드산화막을 형성하는 새로운 공정을 제안하고 있다.

종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 반도체기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 나이트라이드막을 도포하고서, 감광막을 도포하여서 식각공정을 통하여 트렌치(Trench)를 형성한다.

그리고, 연속하여 상기 트렌치내에 갭필링(Gap Filling)공정으로 갭필링산화막을 충진 시킨 후 식각으로 불필요한 부분을 제거하여 소자분리막을 형성하게 된다.

즉, 상기 트렌치내에 충진된 갭필링산화막을 CMP연마공정으로 평탄화시켜서 반도체기판에 소자를 분리시키는 필드산화막을 형성한다.

상기 트렌치 내부에 갭필링되는 산화막의 재질은 O₃-TEOS 산화막과 HDP산화막이 주로 사용되어지며, 이 트렌치에 매립되는 산화막에 따라 매립되는 상태가 다르게 된다.

한편, 도 1은 종래의 STI공정에서 O₃-TEOS 산화막을 트렌치에 갭필링할 때, 보이드(Void)가 형성된 상태를 보인 도면으로서, O₃-TEOS 산화막(4)을 갭필링산화막으로 하여 반도체기판(1)상에 적층된 절연막(2)을 식각하여 트렌치(3)를 형성한 후 매립하는 경우, 소자가 고집적화됨에 따라 트렌치(3)의 폭이 좁아지므로 트렌치 (3)의 중심부분에 보이드(5)가 형성되는 단점을 지닌다.

그리고, 도 2(a)는 종래의 STI공정에서 HDP산화막(High Density Plasma Oxide Layer)을 증착한 상태를 보인 도면으로서, 반도체기판(1)상에 절연층(2)을 적층한 후 마스킹식각으로 트렌치(3)를 형성한 후 식각과 동시에 고밀도로 트렌치 (3)에 보이드가 거의 없는 상태로 HDP산화막(5)을 증착할 수 있다.

도 2(b)는 종래의 STI공정에서 HDP산화막을 적용할 때, 역식각(Rever Etch)을 진행한 상태를 보인 도면으로서, 웨이퍼에 역식각(Reverse Etch)을 적용한 경우, 넓은 필드산화막(7) 지역에서는 식각이 덜 이루어 졌음에도 불구하고 좁은 필드산화막(6) 지역에서는 과도하게 식각이 이루어졌음을 알 수 있다.

도 2(C)는 종래의 STI공정에서 HDP산화막을 적용할 때, CMP연마공정에서 불량이 발생된 상태를 보인 도면으로서, 역식각을 하지 않고 CMP연마공정을 적용한 것으로서, HDP공정에 의하여 산화막을 적층한 경우에는 각 부분의 산화막 밀도가 다르기 때문에 좁은 필드산화막(6) 지역에서는 부식(Erosion)이 발생되고, 넓은 필드산화막(7) 지역에서는 디슁(Dishing)이 발생되는 문제점을 지니고 있었다.

따라서, 상기한 O₃-TEOS 산화막(4)을 갭필링산화막으로 적용하는 경우에는 소자가 0.35㎛이하로 고집적화 되면서. 트렌치 내부에 보이드(Void)가 발생하여 소자의 특성을 저하시키는 문제점을 지니고 있으며, 또한, HDP산화막을 트렌치에 적용하는 경우에는 소자가 고집적화 되더라도 보이드 없이 균일하게 매립되는 장점을 지니고 있으나 후속 CMP공정에서 좁은 지역의 필드산화막과 넓은 지역의 필드산화막이 식각되는 정도가 다른 문제점을 지니고 있었다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 트렌치를 형성한 후 제1차로 HDP산화막을 적층한 후 연이어서 TEOS산화막을 적층하므로 역식각을 진행하고, CMP평탄화 공정을 진행하여 좁은 필드산화막과 넓은 필드산화막을 손상없이 균일하게 형성하는 것이 목적이다.

도 1은 종래의 STI공정에서 O₃-TEOS 산화막을 트렌치에 갭필링할 때, 보이드가 형성된 상태를 보인 도면이고,

도 2(a)는 종래의 STI공정에서 HDP산화막을 증착한 상태를 보인 도면이고,

도 2(b)는 종래의 STI공정에서 HDP산화막을 증착한 후, 역식각을 진행한 상태를 보인 도면이고,

도 2(c)는 종래의 STI공정에서 HDP산화막을 증착할 때, CMP연마공정에서 불량이 발생된 상태를 보인 도면이며.

도 3(a) 내지 도 3(d)는 본 발명에 따른 필드산화막 형성방법을 순차적으로 보인 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 반도체기판 20 : 절연막

30 : 트렌치 40 : 제1갭필링산화막

50 : 제2갭필링산화막 60 : 좁은필드산화막

70 : 넓은필드산화막

이러한 목적은 반도체기판 상에 절연막을 적층한 후 마스킹식각으로 트렌치 (Trench)를 형성하는 단계와; 상기 단계 후에 트렌치 내부에 매립 되어지도록 제1갭필링산화막을 적층하는 단계와; 상기 제1갭필링산화막의 상부면에 일정한 두께로 제2갭필링산화막을 적층하는 단계와; 상기 제1,제2갭필링산화막을 역식각 (Reverse Etch)을 진행한 후 CMP연마공정으로 평탄화하여 필드산화막을 형성하는 단계를 포함한 반도체장치의 필드산화막 형성방법을 제공함으로써 달성된다.

그리고, 상기 트렌치는 6500 ∼ 7500Å의 깊이(Depth)로 형성하고, 상기 제1갭필링산화막은 HDP산화막(High Density Plasma Oxide Layer)이고, 적층되는 두께는 4000 ∼ 7500Å인 것이 바람직하다.

또한, 상기 제2갭필링산화막은 TEOS계열의 산화막이고, 적층되는 두께는 3500 ∼ 7000Å인 것이 바람직하다.

상기 제1갭필링산화막의 가장 높은 부분과 상기 제2갭필링산화막의 가장 낮은 부분의 두께 차이는 2000Å이하 정도로 유지한다.

그리고, 상기 제1,제2갭필링산화막의 두께 합은 10500 ∼ 11500Å정도로 한다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 일실시예에 대하여 상세히 살펴보도록 한다.

도 3(a) 내지 도 3(d)는 본 발명의 일실시예에 따른 필드산화막 형성방법을 순차적으로 보인 도면이다.

도 3(a)는 반도체기판(10) 상에 절연막(20)을 적층한 후 마스킹식각으로 6500 ∼ 7500Å의 깊이를 갖는 트렌치(30)를 형성한 후 이 트렌치(30) 내부에 매립 되어지도록 HDP산화막으로서, 4000 ∼ 7500Å의 적층 두께로 제1갭필링산화막(40)을 적층하는 상태를 도시하고 있다.

도 3(b)는 상기 제1갭필링산화막(40)의 상부면에 TEOS계열(PE-TEOS 혹은 O₃-TEOS등임)의 산화막이고, 적층되는 두께는 3500 ∼ 7000Å인 제2갭필링산화막 (50)을 적층하는 상태를 도시하고 있다.

도 3(c)는 상기 제1,제2갭필링산화막(40)(50)에 역식각을 진행한 상태를 도시하고 있다.

이때, 상기 제1갭필링산화막(40)의 가장 높은 부분과 상기 제2갭필링산화막 (50)의 가장 낮은 부분의 두께 차이는 2000Å이하 정도를 유지하도록 하고, 상기 제1,제2갭필링산화막(40)(50)의 두께 합은 10500 ∼ 11500Å정도 인 것이 바람직하다.

도 3(d)는 이 제1,제2갭필링산화막(40)(50)을 화학기계적연마공정(Chemical Mechanical Polishing)으로 평탄화하여 좁은 지역 및 넓은 지역의 필드산화막 (60)(70)을 각각 형성하는 상태를 도시하고 있다.

이때, 상기 제1갭필링산화막(40)에 적층된 제2갭필링산화막(50)로 인하여 필드산화막(60)(70)에 부식이나 디슁등이 발생하지 않게 된다.

따라서, 상기한 바와 같이, 본 발명에 따른 필드산화막 형성방법을 이용하게 되면, 반도체기판에 트렌치를 형성하고, 제1차로 HDP산화막을 적층한 후 연이어서 TEOS산화막을 적층하며, 상기 HDP산화막 및 TEOS산화막을 필드산화막이 형성될 부위에 역식각을 진행한 후 CMP평탄화 공정을 진행하여 좁은 필드산화막과 넓은 필드산화막을 이로젼 혹은 디슁 및 과도식각등의 문제를 해결한 상태로 균일하게 형성하므로 반도체소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다 .

Claims (6)

1. 반도체기판 상에 절연막을 적층한 후 마스킹식각으로 트렌치를 형성하는 단계와;

   상기 단계 후에 트렌치 내부에 매립 되어지도록 제1갭필링산화막을 적층하는 단계와;

   상기 제1갭필링산화막의 상부면에 일정한 두께로 제2갭필링산화막을 적층하는 단계와;

   상기 제1,제2갭필링산화막에 역식각을 진행한 후 CMP연마공정으로 평탄화하여 필드산화막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
2. 제 1 항에 있어서, 상기 트렌치는 6500 ∼ 7500Å의 깊이로 형성하는 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
3. 제 1 항에 있어서, 상기 제1갭필링산화막은 HDP산화막이고, 적층되는 두께는 4000 ∼ 7500Å인 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
4. 제 1 항에 있어서, 상기 제2갭필링산화막은 TEOS계열의 산화막이고, 적층되는 두께는 3500 ∼ 7000Å인 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
5. 제 1 항에 있어서, 상기 제1갭필링산화막의 가장 높은 부분과 상기 제2갭필링산화막의 가장 낮은 부분의 두께 차이는 2000Å이하인 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
6. 제 1 항에 있어서, 상기 제1,제2갭필링산화막의 두께 합은 10500 ∼ 11500Å인 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.