KR100331274B1 - 이중 상감법을 이용한 구리배선플러그 형성방법 - Google Patents
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 50
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 50
- 239000010949 copper Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 32
- 230000009977 dual effect Effects 0.000 title description 2
- 239000010408 film Substances 0.000 claims abstract description 31
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000010409 thin film Substances 0.000 claims abstract description 13
- 239000000126 substance Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000007517 polishing process Methods 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 230000003628 erosive effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
본 발명은, 이중 상감법을 이용한 구리배선플러그 형성방법에 관한 것으로서 , 특히, 이중콘택홀 내에 매립된 구리배선층의 상부면에 디슁이 발생될 부위에 일정 깊이 함몰된 함몰홈부를 형성한 후, 이 함몰홈부에 매립되는 탄탈륨나이트라이드막 및 절연박막을 적층하여 화학기계적연마공정으로 평탄화시켜 구리배선플러그를 형성하므로 구리배선플러그에 디슁(Dishing)이 발생되는 것을 방지하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다. 또한, 구리배선층을 전체적으로 얇게 증착하는 것이 가능하므로 CMP연마공정을 진행 할 때, 3단계에 걸쳐서 공정을 진행하던 것을 1단계로 진행할 수 있으므로 연마공정 단순화하고, 생산 비용을 저감하도록 하는 장점을 지닌다.
Description
본 발명은 이중상감법을 이용한 구리배선을 형성하는 방법에 관한 것으로서, 특히, 이중콘택홀 내에 매립된 구리배선층의 상부면에 디슁이 발생될 부위에 일정 깊이 함몰된 함몰홈부를 형성한 후, 이 함몰홈부에 매립되는 탄탈륨나이트라이드막 및 절연박막을 적층하여 화학기계적연마공정으로 평턴화시켜 구리배선플러그를 형성하므로 구리배선플러그에 디슁(Dishing)이 발생되는 것을 방지하도록 하는 이중 상감법을 이용한 구리배선 형성방법에 관한 것이다.
일반적으로, 반도체소자의 제조공정에서 비저항이 작고 이엠(EM; Electro-Migration)에 대한 저항이 큰 구리층을 메탈라인(Metal-Line)으로 사용할 것을 고려하고 있으나, 식각이 어렵고, 침식이 확산되는 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있었다.
이를 개선하고 실용화하기 위하여 이중 상감법(Dual Damascence)을 이용하여 구리배선층을 형성하도록 한다. 이 것은 메탈콘택홀을 구리가 몰입되기 용이하도록 이중의 너비를 갖도록 적층하여서 형성하는 방법이다.
도 1(a) 내지 도 1(c)에 도시된 바와 같이, 일반적인 이중상감공정을 진행하는 상태를 살펴 보도록 한다.
먼저, 도 1(a)에 도시된 바와 같이, 반도체기판(1) 상에 통상의 적층 및 식각 공정을 통하여 하부배선구조를 형성한 후 제1층간절연층(2)(Inter Metal Dielectic)을 적층한 후 제1콘택홀을 형성하도록 한다.
그리고, 상기 결과물 상에 제2층간절연막(3)을 적층하여 제1콘택홀보다 넓은제2콘택홀을 형성하여 이중으로 된 이중 콘택홀(4)을 형성하도록 한다.
도 1(b)에 도시된 바와 같이, 상기 이중콘택홀(4) 내에 장벽층(5)을 증착한 후에 CVD(Chemical Mechanical Deposition)공정 혹은 유동(Reflow)공정을 시켜서 구리배선층(6)을 이중콘택홀(4) 내에 매립하도록 한다.
그리고, 상기 상부구리층을 화학기계적연마공정(CMP ; Chemical Mechanical Polishing)을 이용하여 연마하여서 콘택플러그(Contact Plug) 역할을 하는 최종적인 구리배선플러그(7)를 형성하도록 한다.
그러나, 상기한 바와 같이, 이중콘택홀(4)내에 구리배선층(6)을 매립한 후 화학기계적연마공정으로 평탄화할 때, 3단계에 걸쳐서 연마공정을 진행하지만, 구리배선플러그의 폭이 넓은 경우, 구리배선플러그(7)의 상부면에 접시 형상의 디슁위부위(8)가 형성되어지는 문제를 지닌다. 또한, 구리배선플러그(7)의 상부면이 드러난 상태로 연마되므로 침식(Erosion)이 발생되는 경우가 있다.
따라서, 상기 구리배선플러그(7)에 침식과 디슁이 발생되므로 인하여 소자의 이엠(EM)특성이 나빠지는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 이중콘택홀 내에 매립된 구리배선층의 상부면에 디슁이 발생될 부위에 일정 깊이 함몰된 함몰홈부를 형성한 후, 이 함몰홈부에 매립되는 탄탈륨나이트라이드막 및 절연박막을 적층하여 화학기계적연마공정으로 평탄화시켜 구리배선플러그를 형성하므로 구리배선플러그에 디슁이 발생되는 것을 방지하는 것이 목적이다.
도 1(a) 내지 도 1(c)은 일반적인 구리배선 형성방법을 순차적으로 보인 도면이고,
도 2(a) 내지 도 2(g)는 본 발명에 따른 디슁을 방지한 구리배선 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 제1층간절연막
30 : 제2층간절연막 40 : 이중콘택홀
50 : 장벽층 60 : 구리배선층
65 : 함몰홈부 70 : 탄탈륨나이트라이드막
80 : 절연박막 90 : 구리배선플러그
이러한 목적은 반도체기판에 형성된 소정의 소자구조에 제1,제2층간절연막을 적층하여 식각으로 이중콘택홀을 형성한 후, 이중콘택홀 내에 장벽층을 적층하는 단계와; 상기 이중콘택홀 내에 제2층간절연막으로 부터 일정 깊이 함몰된 함몰홈부를 형성하도록 구리배선층을 매립하는 단계와; 상기 구리배선층의 함몰홈부가 매립되도록 탄탈륨나이트라이드막을 적층하는 단계와; 상기 결과물 상에 절연박막을 적층하는 단계와; 상기 결과물을 화학기계적연마공정으로 평탄화하여 구리배선플러그를 형성하는 단계를 포함하는 이중 상감법을 이용한 구리배선플러그 형성방법을 제공함으로써 달성된다.
그리고, 상기 장벽층은, PVD(Physical Vapor Deposition)법 혹은 CVD (Chemical Vapor Deposition)법을 이용하여 Ta 혹은 TaN을 200 ∼ 500Å의 두께로 증착하도록 한다.
상기 구리배선층의 함몰홈부의 깊이는 500 ∼ 1000Å로 형성하는 것이 바람직 하다.
그리고, 상기 탄탈륨나이트라이드막은, PVD혹은 CVD법으로 700 ∼ 1500Å의 두께로 형성하는 것이 바람직 하다.
상기 절연박막은, PETEOS막, Si3N4막 또는 HDP(High Density Plasma)막을 사용하여 500 ∼ 800Å의 두께로 형성하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(g)는 본 발명에 따른 디슁을 방지한 구리배선 형성방법을 순차적으로 보인 도면이다.
도 2(a)에 도시된 바와 같이, 반도체기판(10)에 형성된 소정의 소자구조에 제1,제2층간절연막(20)(30)을 적층하여 마스킹식각으로 이중콘택홀(40)을 형성하도록 한다.
그리고, 상기 이중콘택홀(40)내에 장벽층(50)을 적층한다. 이 장벽층(50)은, PVD 혹은 CVD법을 이용하여 탄탈륨(Ta) 혹은 탄털륨나이트라이드(TaN)를 200 ∼ 500Å의 두께로 증착하도록 한다.
도 2(b)에 도시된 바와 같이, 상기 이중콘택홀(40)내에 제2층간절연막(30)으로 부터 일정 깊이(a) 함몰된 함몰홈부(65)를 형성하도록 구리배선층(60)을 매립하도록 한다.
이 때, 상기 구리배선층(60)의 함몰홈부(65)의 깊이(a)는 500 ∼ 1000Å로 형성하는 것이 바람직 하다.
도 2 (c)에 도시된 바와 같이, 상기 구리배선층(60)의 함몰홈부(65)가 매립되도록 탄탈륨나이트라이드막(TaN)(70)을 적층하도록 한다.
상기 탄탈륨나이트라이드막(70)은, PVD 혹은 CVD법으로 700 ∼ 1500Å의 두께로 형성하는 것이 바람직 하다.
도 2(d)에 도시된 바와 같이, 상기 결과물 상에 절연박막(80)을 적층하도록 한다.
이 때, 상기 절연박막(80)은, PETEOS막, Si3N4막 또는 HDP막을 사용하여 500 ∼ 800Å의 두께로 형성하는 것이 바람직 하다.
도 2(e)에 도시된 바와 같이, 상기 결과물을 화학기계적연마공정으로 평탄화하여 구리배선플러그(90)를 형성하는 상태를 도시하고 있으며, 절연박막(80)이 식각 되기 전까지 평탄화가 진행된 상태를 보여주고 있다.
도 2(f)는, 상기 결과물이 평탄화되는 상태를 도시한 것으로서, 장벽층(50)까지 식각이 진행되는 상태를 도시하고 있다.
도 2(g)는, 상기 장벽층(50)이 제거된 상태로 완전하게 평탄화된 상태를 도시하고 있다.
상기한 바와 같이, 본 발명에 따른 이중 상감법을 이용한 구리배선플러그 형성방법을 이용하게 되면, 이중콘택홀 내에 매립된 구리배선층의 상부면에 디슁이 발생될 부위에 일정 깊이 함몰된 함몰홈부를 형성한 후, 이 함몰홈부에 매립되는 탄탈륨나이트라이드막 및 절연박막을 적층하여 화학기계적연마공정으로 평턴화시켜 구리배선플러그를 형성하므로 구리배선플러그에 디슁(Dishing)이 발생되는 것을 방지하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
또한, 구리배선층을 전체적으로 얇게 증착하는 것이 가능하므로 CMP연마공정을 진행할 때, 3단계에 걸쳐서 공정을 진행하던 것을 1단계로 진행할 수 있으며, 연마공정 및 비용을 저감하도록 하는 장점을 지닌다.
Claims (5)
- 반도체기판에 형성된 소정의 소자구조 상에 제1,제2층간절연막을 적층하여 식각으로 이중콘택홀을 형성한 후, 이중콘택홀내에 장벽층을 적층하는 단계와;상기 이중콘택홀 에 제2층간절연막으로 부터 일정 깊이 함몰된 함몰홈부를 형성하도록 구리배선층을 매립하는 단계와;상기 구리배선층의 함몰홈부가 매립되도록 탄탈륨나이트라이드막을 적층하는 단계와;상기 탄탈륨 나이트라이드막 상부에 절연박막을 적층하는 단계와;상기 탄탈륨 나이트라이드막 상부에 절연박막이 적층된 결과물을 화학기계적연마공정과 식각공정을 통해 제 2 층간절연막이 노출되도록 평탄화하여 구리배선플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 이중 상감법을 이용한 구리배선플러그 형성방법.
- 제 1 항에 있어서, 상기 장벽층은, PVD 혹은 CVD법을 이용하여 Ta 혹은 TaN을 200 ∼ 500Å의 두께로 증착하는 것을 특징으로 하는 이중 상감법을 이용한 구리배선플러그 형성방법.
- 제 1 항에 있어서, 상기 구리배선층의 함몰홈부의 깊이는 500 ∼ 1000Å로형성하는 것을 특징으로 하는 이중 상감법을 이용한 구리배선플러그 형성방법.
- 제 1 항에 있어서, 상기 탄탈륨나이트라이드막은, PVD혹은 CVD법으로 700 ∼ 1500Å의 두께로 형성하는 것을 특징으로 하는 이중 상감법을 이용한 구리배선플러그 형성방법.
- 제 1 항에 있어서, 상기 절연박막은, PETEOS막, Si3N4막 또는 HDP막을 사용하여 500 ∼ 800Å의 두께로 형성하는 것을 특징으로 하는 이중 상감법을 이용한 구리배선플러그 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032424A KR100331274B1 (ko) | 1999-08-07 | 1999-08-07 | 이중 상감법을 이용한 구리배선플러그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032424A KR100331274B1 (ko) | 1999-08-07 | 1999-08-07 | 이중 상감법을 이용한 구리배선플러그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010017090A KR20010017090A (ko) | 2001-03-05 |
| KR100331274B1 true KR100331274B1 (ko) | 2002-04-06 |
Family
ID=19606481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990032424A KR100331274B1 (ko) | 1999-08-07 | 1999-08-07 | 이중 상감법을 이용한 구리배선플러그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100331274B1 (ko) |
-
1999
- 1999-08-07 KR KR1019990032424A patent/KR100331274B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010017090A (ko) | 2001-03-05 |
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| FPAY | Annual fee payment |
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