KR100480632B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

열적 부담을 줄이기 위하여 약 400℃ 이하의 비교적 저온에서 금속 배선을 형성하는 반도체 소자의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 장벽 금속막을 형성한다. 상기 장벽 금속막 위에 상기 리세스 영역을 채우는 금속 플러그를 형성한다. 상기 금속 플러그 및 상기 절연막 패턴의 상부에 90 ∼ 400℃의 온도에서 CVD (chemical vapor deposition) 방법으로 Al막을 형성한다. 상기 Al막 위에 -20 ∼ 400℃의 온도에서 PVD (physical vapor deposition) 방법으로 금속막을 형성한다.

Description

반도체 소자의 금속 배선 형성 방법 {Method for forming metal wiring layer of semiconductor device}
본 발명은 금속 배선 구조를 구비한 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 서브미크론(submicron) 디자인 룰에 따라 작은 피쳐 사이즈를 가지는 고집적 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 고밀도화 및 고집적화됨에 따라 다층 배선 구조의 금속 배선을 가지는 회로 구성이 필수적으로 요구된다. 금속 배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 하며, 경제적이고 신뢰성이 높아야 한다.
한편, 반도체 소자의 집적도가 증가함에 따라 금속 배선의 폭 및 두께는 점점 감소하고, 콘택홀의 크기 또한 점점 감소하고 있다. 또한, 피처 사이즈 (feature size)가 감소되어 회로 선폭이 줄어들고, 패턴 사이즈가 미세화됨에 따라 금속막을 식각하여 배선을 형성함에 있어서 점점 어려움이 가중되고 있다. 또한, 고집적 반도체 소자의 제조 공정에 있어서, 백엔드(backend) 공정의 열적 부담(thermal budget)을 최소화하는 것이 요구되고 있다. 백엔드 공정의 열적 부담이 커지게 되면 커패시터의 특성 뿐 만 아니라 소자의 전기적 특성을 좌우하는 파라미터들이 열화된다.
반도체 소자의 금속 배선 물질로서 알루미늄(Al)이 널리 사용되고 있다. Al과 같은 배선 재료를 사용하는 금속 배선 형성 공정에 있어서, 하층의 도전층과 상층의 Al 배선과의 접속부인 콘택홀(contact hole), 또는 하층의 Al 배선과 상층의 Al 배선과의 접속부인 비아홀(via hole) 내부를 배선 물질로 완전히 매립하는 기술이 이들 사이의 전기적 접속을 가능하게 하기 위하여 매우 중요한 기술로 강조되고 있다.
콘택홀 또는 비아홀(이하, 단지 "콘택홀"이라 약칭함), 트렌치 등과 같은 리세스(recess) 영역을 Al로 매립하는 데 있어서, 보다 우수한 전기적 특성 및 보다 완벽한 매립 특성을 얻기 위하여, 다양한 공정 기술이 개발되고 있다. 차세대급 기억 소자 제조에 있어서, 회로의 선폭이 0.25㎛ 이하인 금속 배선 형성을 위한 증착 공정에서는 콘택홀의 아스펙트 비 (aspect ratio)가 크기 때문에 스퍼터링 방식과 같은 PVD (physical vapor deposition) 방법으로는 우수한 매립 특성을 얻기 어렵다.
그에 따라, 종래 기술에 따른 금속 배선 형성 방법에서는 콘택홀과 같은 리세스 영역이 형성된 구조상에 Al 배선을 형성하기 위하여, 먼저 장벽 금속막을 형성하고, 그 위에 PVD (physical vapor deposition) 방법으로 형성된 Al막을 형성한 후, 리플로우(reflow)를 실시하였다. 여기서 적용되는 리플로우 공정은 콘택홀 매립 특성을 향상시킬 수 있도록 상기 Al막을 열적으로 유동시키기 위하여 열을 가하는 공정으로서, 약 500℃ 부근의 온도 영역에서 진행된다. 그러나, 이 리플로우 공정은 열적 부담을 가중시키게 된다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 작은 피쳐 사이즈를 가지는 고집적 반도체 소자의 금속 배선 형성시 아스펙트 비가 큰 콘택홀을 매립하는 데 있어서 리플로우 공정을 행하지 않고 열적 부담을 최소화하면서 저온 공정에 의하여 우수한 매립 특성을 얻을 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 장벽 금속막을 형성한다. 상기 장벽 금속막 위에 상기 리세스 영역을 채우는 금속 플러그를 형성한다. 상기 금속 플러그 및 상기 절연막 패턴의 상부에 90 ∼ 400℃의 온도에서 CVD (chemical vapor deposition) 방법으로 Al막을 형성한다. 상기 Al막 위에 -20 ∼ 400℃의 온도에서 PVD (physical vapor deposition) 방법으로 금속막을 형성한다.
상기 리세스 영역은 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀, 또는 상기 절연막 패턴의 두께보다 작은 깊이로 형성된 트렌치를 구성할 수 있다.
상기 장벽 금속막은 TiN 또는 Ti＼TiN의 적층 구조로 이루어진다.
바람직하게는, 상기 금속 플러그는 텅스텐으로 이루어진다. 텅스텐으로 이루어지는 금속 플러그를 형성하기 위하여, 먼저 상기 리세스 영역의 내부 및 상기 절연막 패턴 위에 텅스텐막을 형성한다. 그 후, 상기 리세스 영역 내부에 텅스텐 플러그가 형성되도록 상기 텅스텐막을 평탄화한다. 상기 텅스텐막은 CVD 또는 ALD (atomic layer deposition) 방법에 의하여 형성될 수 있다. 상기 텅스텐막은 200 ∼ 400℃의 온도에서 형성된다. 상기 텅스텐막을 평탄화하는 단계는 CMP (chemical mechanical polishing) 방법 또는 에치백(etchback) 방법에 의하여 행해진다.
상기 Al막은 DMEAA (dimethylethylamino alane), MPA (methylpyrrolidine alane), DMAH (dimethyl aluminum hydride), TMA (trimethyl aluminum), TMAA (trimethylamine alane) 및 TIBA (triisobutyl aluminum)로 이루어지는 군에서 선택되는 유기금속 화합물(organometallic compound)을 Al 소스로 사용하는 MOCVD (metal organic CVD) 공정에 의하여 형성될 수 있다.
상기 금속막은 Al막 또는 Al 합금막으로 이루어질 수 있다.
본 발명에 의하면, 고집적 반도체 소자의 금속 배선 형성시 아스펙트 비가 큰 리세스 영역을 매립하는 데 있어서 리플로우 공정과 같은 열적 부담이 큰 공정을 행하지 않고도 저온 공정에 의하여 우수한 매립 특성을 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 리세스 영역(14)을 구비하는 절연막 패턴(12)을 형성한다. 상기 절연막 패턴(12)은 단위 소자간의 격리, 또는 다층 배선 구조에서의 층간 분리를 위한 층간절연막을 구성할 수 있다. 상기 리세스 영역(12)은 도 1에 도시한 바와 같이 상기 반도체 기판(10)의 도전 영역(도시 생략)을 노출시키는 콘택홀을 구성할 수 있다. 또는, 상기 절연막 패턴(12)의 두께보다 작은 깊이로 형성된 트렌치(trench)를 구성할 수도 있다.
도 2를 참조하면, 상기 리세스 영역(14)의 내벽 및 상기 절연막 패턴(12)의 상부에 장벽 금속막(20)을 형성한다. 상기 장벽 금속막(20)은 TiN, 또는 Ti＼TiN의 적층 구조로 이루어질 수 있다.
도 3을 참조하면, 상기 장벽 금속막(20) 위에 상기 리세스 영역(14)을 채우는 금속 플러그(30)를 형성한다. 바람직하게는, 상기 금속 플러그(30)는 텅스텐으로 이루어진다. 텅스텐으로 이루어지는 상기 금속 플러그(30)를 형성하기 위하여, 먼저 블랭킷 증착 공정에 의하여 상기 리세스 영역(14)의 내부 및 상기 절연막 패턴(12) 위에 텅스텐막을 형성한다. 상기 텅스텐막은 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 방법에 의하여 형성될 수 있다. 상기 텅스텐막 형성을 위한 증착 공정은 200 ∼ 400℃의 비교적 저온 범위에서 행한다. 그 후, 상기 텅스텐막을 CMP (chemical mechanical polishing) 방법 또는 에치백(etchback) 방법에 의하여 평탄화하여, 상기 리세스 영역(14)을 채우는 텅스텐 플러그를 형성한다. 이 때, 텅스텐으로 이루어지는 상기 금속 플러그(30)를 형성하는 데 있어서, 상기 텅스텐 증착 후 얻어진 텅스텐막에서는 상기 리세스 영역(14)에서 키홀(key hole)이 발생된다. 이와 같은 키홀 발생 현상은 디자인 룰 축소에 따라 콘택홀과 같은 리세스 영역(14)의 아스펙트 비가 증가되면서 더욱 심화된다. 이와 같이 키홀이 형성된 상태에서 상기 텅스텐막을 CMP 또는 에치백하면 상기 리세스 영역(14)의 내부에 깊이 형성된 키홀이 외부로 노출되면서 상기 키홀 부분에서 과도한 식각이 유발되고, 그 결과 상기 리세스 영역(14)의 입구가 텅스텐 플러그로 완전히 채워지지 않게 된다.
도 4를 참조하면, 상기 금속 플러그(30) 및 상기 절연막 패턴(12)의 상부에 CVD 방법으로 Al막(40)을 형성한다. 상기 Al막(40)은 약 400 ∼ 1000Å의 두께로 형성한다. 상기 Al막(40) 형성을 위한 증착 공정은 약 90 ∼ 400℃의 비교적 저온에서 행해진다. 상기 Al막(40)은 Al 소스로서 유기금속 화합물(organometallic compound)로 이루어지는 전구체를 사용하는 MOCVD (metal organic CVD) 공정에 의하여 형성될 수 있다. 상기 Al막(40) 형성시 Al 전구체로서 사용될 수 있는 유기금속 화합물의 예를 들면, DMEAA (dimethylethylamino alane), MPA (methylpyrrolidine alane), DMAH (dimethyl aluminum hydride), TMA (trimethyl aluminum), TMAA (trimethylamine alane) 및 TIBA (triisobutyl aluminum)를 들 수 있다. 이 중, 특히 MPA를 Al 소스로 사용하는 경우에는 상기 Al막(40) 형성을 위한 증착 공정 온도를 약 150℃까지 낮출 수 있으며, DMEAA를 사용하는 경우에도 증착 온도를 약 90 ∼ 120℃까지 낮출 수 있으므로 바람직하게 사용될 수 있다.
상기 설명한 바와 같이 상기 금속 플러그(30) 위에 CVD 방법으로 상기 Al막(40)을 형성함으로써, 상기 금속 플러그(30)로 완전히 채워지지 않은 상기 리세스 영역(14)의 입구가 상기 Al막(40)에 의하여 완전히 매립될 수 있다.
도 6을 참조하면, 상기 Al막(40) 위에 PVD (physical vapor deposition) 방법으로 금속막(50)을 형성한다. 상기 금속막(50)은 Al 또는 Al 합금으로 형성될 수 있다. 상기 금속막(50) 형성을 위한 증착 공정은 -20 ∼ 400℃의 비교적 저온에서 행해진다. 통상적인 PVD 증착 설비를 사용하여 상기 금속막(50)을 형성하는 경우, 히터(heater)가 구비되지 않은 PVD 증착 설비를 사용하거나, 히터를 구비하고 있더라도 상기 히터에 전원을 공급하지 않음으로써 상기 금속막(50) 형성을 위한 증착 공정 온도를 상온까지 낮출 수 있다. 또한, 칠러(chiller)를 구비한 PVD 증착 설비를 사용하여 상기 금속막(50)을 형성할 수도 있다. 이 경우에는 상기 금속막(50) 형성을 위한 증착 공정 온도를 약 -20℃까지도 낮출 수 있다.
도 6을 참조하면, 상기 절연막 패턴(12) 위에 형성되어 있는 상기 금속막(50), Al막(40) 및 장벽 금속층(20)을 차례로 패터닝하여, 장벽 금속층 패턴(20a), Al막 패턴(40a) 및 금속막 패턴(50a)으로 이루어지는 금속 배선층(60)을 형성한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 소자 제조 공정시의 열적 부담을 줄이기 위하여 약 400℃ 이하의 비교적 저온에서 금속 배선을 형성한다. 저온 공정에서 우수한 콘택홀 매립 특성을 얻기 위하여, 본 발명에서는 반도체 기판상에 형성된 콘택홀과 같은 리세스 영역의 내벽 및 절연막 패턴의 상부에 장벽 금속막을 형성한 후, 상기 리세스 영역을 채우는 금속 플러그를 형성한다. 상기 금속 플러그로 완전히 채워지지 않은 상기 리세스 영역의 입구를 완전히 매립하기 위하여, 상기 금속 플러그 위에 약 90 ∼ 400℃의 저온에서 CVD 방법으로 Al막을 형성한다. 그 후, 상기 Al막 위에 약 -20 ∼ 400℃의 저온에서 PVD 방법으로 금속막을 형성한다.
본 발명에 의하면, 고집적 반도체 소자의 금속 배선 형성시 아스펙트 비가 큰 리세스 영역을 매립하는 데 있어서 리플로우 공정과 같은 열적 부담이 큰 공정을 행하지 않고도 저온 공정에 의하여 우수한 매립 특성을 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 절연막 패턴, 14: 리세스 영역, 20: 장벽 금속막, 20a: 장벽 금속막 패턴, 30: 금속 플러그, 40: Al막, 40a: Al막 패턴, 50: 금속막, 50a: 금속막 패턴, 60: 금속 배선층.

Claims (12)

  1. 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성하는 단계와,
    상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 장벽 금속막을 형성하는 단계와,
    상기 장벽 금속막 위에 상기 리세스 영역을 채우는 텅스텐 플러그를 형성하는 단계와,
    상기 텅스텐 플러그 및 상기 절연막 패턴의 상부에 90 ∼ 400℃의 온도에서 CVD (chemical vapor deposition) 방법으로 Al막을 형성하는 단계와,
    상기 Al막 위에 -20 ∼ 400℃의 온도에서 PVD (physical vapor deposition) 방법으로 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 리세스 영역은 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 리세스 영역은 상기 절연막 패턴의 두께보다 작은 깊이로 형성된 트렌치인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 장벽 금속막은 TiN으로 이루어지는 것을 특징으로 하는 반도체 소자의금속 배선 형성 방법.
  5. 제1항에 있어서,
    상기 장벽 금속막은 Ti＼TiN의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 텅스텐 플러그를 형성하는 단계는
    상기 리세스 영역의 내부 및 상기 절연막 패턴 위에 텅스텐막을 형성하는 단계와,
    상기 리세스 영역 내부에 텅스텐 플러그가 형성되도록 상기 텅스텐막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제7항에 있어서,
    상기 텅스텐막은 CVD 또는 ALD (atomic layer deposition) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제7항에 있어서,
    상기 텅스텐막은 200 ∼ 400℃의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제7항에 있어서,
    상기 텅스텐막을 평탄화하는 단계는 CMP (chemical mechanical polishing) 방법 또는 에치백(etchback) 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제1항에 있어서,
    상기 Al막은 DMEAA (dimethylethylamino alane), MPA (methylpyrrolidine alane), DMAH (dimethyl aluminum hydride), TMA (trimethyl aluminum), TMAA (trimethylamine alane) 및 TIBA (triisobutyl aluminum)로 이루어지는 군에서 선택되는 유기금속 화합물(organometallic compound)을 Al 소스로 사용하는 MOCVD (metal organic CVD) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제1항에 있어서,
    상기 금속막은 Al막 또는 Al 합금막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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