KR100905872B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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Abstract

본 발명은 층간 절연막의 콘택 홀 내부에 콘택 플러그가 형성된 반도체 기판이 제공되는 단계, 콘택 플러그의 상부를 식각하는 단계, 콘택 플러그를 포함한 층간 절연막의 표면에 제1 장벽막을 형성하는 단계, 층간 절연막 상부의 제1 장벽막 상에 제1 장벽막보다 금속 물질과의 친화성이 낮은 제2 장벽막을 형성하는 단계, 제1 및 제2 장벽막 상에 제1 금속막을 형성하는 단계 및 제1 금속막, 제2 및 제1 장벽막을 패터닝하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
콘택 플러그, 금속배선, 선택적 형성, 텅스텐, 알루미늄, 장벽막, Ti, TiN

Description

반도체 소자의 금속배선 형성 방법{Method of forming a metal layer in semiconductor device}
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 콘택 홀의 내부에 콘택 플러그용 물질을 용이하게 형성할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
반도체 소자는 다수의 메모리 셀들 및 다수의 트랜지스터들을 포함하며, 정션(junction), 콘택 플러그(contact plug) 또는 금속배선(metal layer)을 통하여 서로 연결되어 있다.
이 중에서, 콘택 플러그는 주로 금속배선을 통하여 전달된 전압을 트랜지스터의 게이트 또는 소오스/드레인으로 전달하는 역할을 한다. 예를 들어, 두 개의 트랜지스터 사이에 콘택 플러그가 형성되는 경우, 콘택 플러그는 정션(소스/드레인) 상에 형성된다. 이때, 콘택 플러그는 금속배선을 통하여 전달받은 전압을 정션(소스/드레인)으로 전달하는 역할을 한다. 이후에, 트랜지스터가 턴 온(turn on) 되면 채널(channel)이 형성되고, 정션(소스/드레인)에 전달된 전압이 채널을 통하여 이웃하는 다른 소자로 전달된다.
트랜지스터를 구성하는 요소 중 정션(소스/드레인) 상에 형성되는 콘택 플러그는 게이트와는 접하지 않는다. 이에 따라, 게이트와 콘택 플러그의 사이에 절연막을 형성하여 콘택 플러그와 게이트를 격리시킨다.
일 예로, 콘택 플러그를 형성하는 일반적인 방법은 다음과 같다.
트랜지스터가 형성된 반도체 기판상에 트랜지스터와의 절연을 위하여 산화막 계열의 절연막을 형성한다. 절연막의 상부에 콘택 홀(contac hole)이 형성될 영역이 개방된 제1 절연막 패턴을 형성하고, 제1 절연막 패턴에 따라 식각 공정을 실시하여 노출된 절연막을 제거함으로써 콘택 홀을 형성한다. 이어서, 콘택 홀을 콘택 플러그용 금속막으로 채운다. 이때, 콘택 홀의 상부(절연막의 상부 모서리)에서 금속막의 형성이 빠르게 진행되는 오버행(overhang) 현상이 발생할 수 있다. 이러한 오버행은 콘택 홀을 완전히 채우기 이전에 콘택 홀의 상부가 막힐 수 있으므로 콘택 플러그 내부에 보이드(void)가 발생할 수 있다.
이처럼, 콘택 플러그 내에 보이드가 발생하면, 후속 평탄화 공정 시 사용되는 H2O2가 보이드 내부로 침투하여 콘택 플러그용 금속막을 손상시킬 수 있으며, 이로 인해 반도체 소자의 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 콘택 홀 내부에 제1 금속막을 형성한 후, 식각 공정을 실시하여 콘택 홀의 종횡비를 낮추고, 제1 금속막의 상부에 장벽막을 형성하여 후속 제2 금속막을 선택적으로 형성함으로써 공정 단계를 줄일 수 있으며, 콘택 플러그의 저항을 감소시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 금속배선 형성 방법은, 층간 절연막의 콘택 홀 내부에 제1 금속막이 형성된 반도체 기판이 제공된다. 제1 금속막의 높이를 낮추기 위한 식각공정을 실시한다. 제1 금속막 및 층간 절연막의 표면을 따라 제1 장벽막을 형성한다. 제1 장벽막을 질소(N2) 가스로 퍼지(purge)한다. 층간 절연막 상의 제1 장벽막 상에 제2 장벽막을 형성한다. 제1 장벽막 및 제2 장벽막의 상부에 제2 금속막을 형성한다. 제2 금속막, 제2 및 제1 장벽막을 패터닝하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
본 발명의 다른 실시 예에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막에 트렌치를 형성한다. 트렌치를 포함한 층간 절연막의 표면을 따라 제1 장벽막을 형성한다. 제1 장벽막의 표면을 TixN막(x는 1보다 큰 실수)으로 형성한다. 트렌치가 형성된 영역보다 층간 절연막이 형성된 영역 상에서 더 두껍게 형성되도록 TixN막의 상부에 제2 장벽막을 형성한다. TixN막 및 제2 장벽막의 상부에 금속막을 형성한다. 금속막에 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
본 발명은, 콘택 홀 내부에 제1 금속막을 형성한 후, 식각 공정을 실시하여 종횡비를 낮추고, 제1 금속막의 상부에 장벽막을 형성하여 후속 제2 금속막을 선택적으로 형성함으로써 금속배선의 거칠기 또는 단차 발생을 줄일 수 있고, 콘택 플러그와 금속배선을 동시에 형성하며, 평탄화 공정을 생략할 수 있으므로 금속배선의 형성 단계를 줄여 공정 시간 및 제조 비용을 절감할 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 다수의 트랜지스터들(미도시)을 포함하는 반도체 소자가 형성된 반도체 기판(100)이 제공된다. 반도체 소자(미도시)가 모두 덮이도록 반도체 기판(100)상에 층간 절연막용 제1 절연막(102)을 형성하고, 제1 절연막(102)을 패터닝하여 접합영역(100a)을 노출시키는 콘택 홀(103)을 형성한다. 제1 절연막(102)은 산화막으로 형성할 수 있다. 이어서, 접합영역(100a)의 저항을 낮추기 위하여 콘택 홀(103)을 통해 노출된 접합영역(100a)에 플러그 이온주입 공정을 실시하여 불순물을 추가로 주입한다. 또한, 콘택 홀(103)의 표면을 따라 장벽막(미도시)을 추가로 형성할 수도 있다. 장벽막(미도시)은 TiN막으로 형성할 수 있으며, MOCVD방법으로 형성할 수 있다.
도 1b를 참조하면, 콘택 홀(도 1a의 103) 내에 콘택 플러그용 제1 금속막(104)을 형성한다. 또는, 콘택 홀(도 1a의 103)의 표면에 장벽막(미도시)을 형성한 후 제1 금속막(104)을 형성할 수도 있다. 제1 금속막(104)은 텅스텐(tungsten; W)으로 형성하는 것이 바람직하다. 하지만, 좁은 폭의 콘택 홀(도 1a의103) 내부에 제1 금속막(104)을 형성하다 보면, 콘택 홀(도 1a의 103)의 측벽에 형성되는 제1 금속막(104)의 표면이 서로 맞닿게 되어 틈이 생기는 심(seam; 105)이 발생할 수 있다. 또는, 보우잉(bowing) 현상으로 인하여 콘택 홀(도 1a의 103) 내부에 보이드(void)가 발생할 수도 있다. 이러한 심(seam, 105) 또는 보이드(void)는 후속 식각 공정시, 식각 용액의 침투를 유발할 수 있으며, 이로 인해 콘택 플러그가 손상을 입을 수 있다. 이에 따라, 제1 절연막(102)이 드러나도록 평탄화 공정을 실시하면, 심(seam, 105) 또는 보이드(void)가 드러날 수 있다.
도 1c를 참조하면, 상술한 바와 같이, 후속 식각 공정 시 식각 용액이 심(도 1b의 105)을 따라 침투하는 경우에 콘택 플러그가 손상될 수 있으므로, 심(105a)의 폭을 넓혀서 종횡비를 낮추기 위한 식각 공정을 실시한다. 식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하다. 습식 식각 공정에 의해 심(105a)의 폭이 넓어지고 깊이가 깊어짐에 따라 제1 금속막(104)은 중앙부분이 가장자리보다 낮은 형태로 된다.
도 1d를 참조하면, 후속 형성할 금속물질을 제1 금속막(104)의 상부에 선택적으로 형성하기 위하여, 제1 금속막(104) 및 제1 절연막(102)의 표면을 따라 제1 장벽막(106) 및 제2 장벽막(108)을 형성한다.
제1 장벽막(106)은 후속 형성할 제2 금속막(도 1e의 110)과의 친화성이 높은 막으로 형성하는 것이 바람직하며, 또한 제1 금속막(104)과도 반응하지 않는 막으로 형성하는 것이 바람직하다. 예를 들면, 제1 장벽막(106)은 티타늄(titanium; Ti)으로 형성할 수 있으며, 50Å 내지 150Å 의 두께로 형성할 수 있다.
제1 장벽막(106)과 후속 형성할 제2 금속막(도 1e의 110)과의 접합성을 높이기 위하여 제1 장벽막(106)의 증착공정이 완료되기 전에 질소가스를 공급하고, Ar 가스를 챔버 내부로 주입하면서 챔버의 온도를 높여준다. 바람직하게는, 질소(N2) 가스는 30sccm 내지 100sccm의 량으로 공급한다. 이로써, Ti막으로 형성된 제1 장벽막(106)의 표면은 TixN막(x는 1보다 큰 실수)이 되며, 구체적으로 N보다 Ti성분이 더 많은 티타늄 리치(rich) TixN막으로 형성된다.
제2 장벽막(108)은 후속 형성할 제2 금속막(도 1e의 110)과의 반응성이 낮은 막으로 형성하는 것이 바람직하다. 예를 들면, 제2 장벽막(108)은 제1 장벽막(106)에 비해 N성분이 더 많이 포함된 TiN막으로 형성할 수 있다. 특히, 제2 장벽 막(108)은 스텝 커버리지(step coverage) 특성이 낮은 방식으로 형성하는 것이 바람직하다. 예를 들면, 제2 장벽막(108)은 물리적 기상 증착법(physical vapor deposition; PVD)으로 형성할 수 있다. 이로써, 제2 장벽막(108)은 폭이 좁은 콘택 홀 내부의 제1 장벽막(106) 상부보다 제1 절연막(102) 상부의 제1 장벽막(106) 표면에 더 두껍게 형성된다. 상기에서 설명한 증착 방식에 의해, 제2 장벽막(108)은 제1 절연막(102) 상부의 제1 장벽막(106) 표면에 100Å 내지 200Å의 두께로 형성되며, 콘택 홀 내부의 제1 장벽막(106) 표면에는 매우 얇은 두께로 제2 장벽막(108)이 형성된다. 특히, 낮은 스텝 커버리지 특성에 의해 콘택 홀 측벽의 제1 장벽막(106) 표면에는 제2 장벽막(108)이 거의 형성되지 않아 제1 장벽막(106)이 노출된다.
도 1e를 참조하면, 제2 장벽막(108)의 상부에 금속배선용 제2 금속막(110)을 형성한다. 제2 금속막(110)은 저항이 낮은 알루미늄(aluminum; Al)으로 형성할 수 있다. 알루미늄은 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성하는 것이 바람직하다. 이때, 제1 금속막(102)에 의해 종횡비가 낮아졌으므로 제2 금속막(110)을 형성하기가 용이하다.
제2 금속막(110)은 친화성이 좋은 제1 장벽막(106)의 표면에서 보다 활발하게 증착되기 때문에, 제1 장벽막(106)이 노출되어 있는 콘택 홀 내부에서 더 두껍게 형성된다. 이때, 콘택 홀의 폭에 따라서 제1 금속막(104) 상에 형성된 제1 장벽막(106)의 상부에 제2 장벽막(108)이 얇게 형성되거나 형성되지 않을 수 있지만, 제1 장벽막(106)의 상부에 제2 장벽막(108)이 두껍게 형성된 영역보다 얇게 형성된 영역 상에 제2 금속막(110)이 더욱 잘 형성되므로 선택적 형성이 가능하다.
화학적 기상 증착법(CVD)으로 제2 금속막(110)을 형성한 후, 챔버 내부의 온도를 높여주어 제2 금속막(110)이 콘택 홀 내부의 제1 금속막(104)의 상부 영역으로 흘러내리도록 한다. 그리고, 제1 금속막(106)이 형성된 반도체 기판(100)상에 제1 금속막(104)과 동일한 금속물질(예를 들면, 알루미늄)을 상온상태인 챔버 내에서 더 형성하고, 열을 가하여 금속물질이 콘택 홀 내부로 흘러내려가도록 한다. 예를 들면, 열을 가할 때 히팅 가스(heating gas)를 공급하여 실시할 수 있다. 이로 인하여, 제2 금속막(110)은 보이드를 발생하지 않으면서 상부가 평탄한 형태를 가질 수 있다.
도 1f를 참조하면, 제2 금속막(110)의 상부에 금속배선용 제3 금속막(112)을 형성한다. 제3 금속막(112)은 저항이 낮은 알루미늄(Al)으로 형성할 수 있다. 제3 금속막(112)은 물리적 기상 증착법(physical vapor deposition; PVD)으로 800Å 내지 1000Å의 두께로 형성할 수 있다. 물리적 기상 증착법(PVD)은 300℃ 내지 500℃의 온도를 가하여 실시할 수 있다.
도 1g를 참조하면, 제3 금속막(112)의 상부에 금속배선 패턴을 갖는 하드 마스크 패턴(미도시)을 형성하고, 하드 마스크 패턴(미도시)에 따라 식각 공정을 실시하여 제3 금속막(112), 제2 금속막(110), 제2 장벽막(108) 및 제1 장벽막(106)을 순차적으로 패터닝한다.
상술한 기술에 의해, 콘택 플러그와 금속배선을 동시에 형성할 수 있으며, 금속배선을 형성하는 공정 중에 평탄화 공정을 생략할 수 있으므로 공정 시간 및 비용을 줄일 수 있다. 또한, 제2 금속막(110)을 영역별로 선택적으로 형성할 수 있으므로 갭필 공정을 용이하게 실시할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제1 금속막 106 : 제1 장벽막
108 : 제2 장벽막 110 : 제2 금속막
112 : 제3 금속막

Claims (27)

  1. 층간 절연막의 콘택 홀 내부에 제1 금속막이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 금속막의 높이를 낮추기 위한 식각공정을 실시하는 단계;
    상기 제1 금속막 및 상기 층간 절연막의 표면을 따라 제1 장벽막을 형성하는 단계;
    상기 제1 장벽막을 질소(N2) 가스로 퍼지(purge)하는 단계;
    상기 층간 절연막 상의 상기 제1 장벽막 상에 제2 장벽막을 형성하는 단계;
    상기 제1 장벽막 및 상기 제2 장벽막의 상부에 제2 금속막을 형성하는 단계; 및
    상기 제2 금속막, 상기 제2 및 제1 장벽막을 패터닝하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 금속막을 형성하기 이전에, 상기 콘택 홀을 통해 노출된 접합영역에 이온주입 공정을 실시하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 이온주입 공정을 실시한 이후에, 상기 콘택 홀의 표면을 따라 제3 장벽막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 제3 장벽막은 Ti막 또는 TiN막을 단독으로 형성하거나, Ti 및 TiN의 혼합막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 TiN막은 MOCVD 방법으로 형성하는 반도체 소자의 금속배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 금속막은 텅스텐(W)막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 식각공정은 습식 식각 방식으로 실시하여, 상기 제1 금속막에 발생한 심(seam)의 폭을 넓혀 종횡비를 낮추는 반도체 소자의 금속배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1 장벽막을 질소(N2) 가스로 퍼지(purge)하는 단계로, 상기 제1 장벽막은 Ti막 및 TixN막(x는 1보다 큰 실수)의 적층구조로 형성되는 반도체 소자의 금속배선 형성 방법.
  9. 제 8 항에 있어서,
    상기 Ti막은 50Å 내지 150Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  10. 제 8 항에 있어서,
    상기 질소(N2) 가스로 퍼지(purge)하는 단계는 상기 Ti막을 증착하다가 질소가스를 공급하여 상기 TixN막을 형성하는 반도체 소자의 금속배선 형성 방법.
  11. 제 10 항에 있어서,
    상기 질소가스를 공급한 후, Ar 가스를 챔버 내부로 주입하면서 챔버의 온도를 높이는 반도체 소자의 금속배선 형성 방법.
  12. 제 1 항에 있어서,
    상기 제2 장벽막은 TiN막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  13. 제 12 항에 있어서,
    상기 TiN막은 상기 제1 장벽막보다 질소(N)성분이 더 많이 포함된 반도체 소자의 금속배선 형성 방법.
  14. 제 12 항에 있어서,
    상기 TiN막은 스텝 커버리지(step coverage) 특성이 낮은 방식으로 형성하는 반도체 소자의 금속배선 형성 방법.
  15. 제 12 항에 있어서,
    상기 TiN막은 100Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  16. 제 1 항에 있어서,
    상기 제2 금속막은 알루미늄(Al)막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  17. 제 16 항에 있어서,
    상기 알루미늄(Al)막은 화학적 기상 증착법(CVD)으로 형성하는 반도체 소자의 금속배선 형성 방법.
  18. 제 1 항에 있어서, 상기 제2 금속막을 형성하는 단계 이후에,
    상기 콘택 홀의 내부로 상기 제2 금속막이 흘러내리도록 열처리 공정을 실시하는 단계;
    상기 제2 금속막의 상부에 제3 금속막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
  19. 제 18 항에 있어서,
    상기 제3 금속막은 알루미늄(Al)막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  20. 제 18 항에 있어서,
    상기 제3 금속막은 물리적 기상 증착법(PVD)으로 300℃ 내지 500℃의 온도를 가하면서 형성하는 반도체 소자의 금속배선 형성 방법.
  21. 제 18 항에 있어서,
    상기 제3 금속막은 800Å 내지 1000Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  22. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 층간 절연막의 표면을 따라 제1 장벽막을 형성하는 단계;
    상기 제1 장벽막의 표면을 TixN막(x는 1보다 큰 실수)으로 형성하는 단계;
    상기 트렌치가 형성된 영역보다 상기 층간 절연막이 형성된 영역 상에서 더 두껍게 형성되도록 상기 TixN막의 상부에 제2 장벽막을 형성하는 단계;
    상기 TixN막 및 상기 제2 장벽막의 상부에 금속막을 형성하는 단계; 및
    상기 금속막에 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  23. 제 22 항에 있어서,
    상기 제1 장벽막은 Ti막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  24. 제 22항에 있어서,
    상기 제2 장벽막은 TiN막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  25. 제 22 항에 있어서,
    상기 금속막은 알루미늄(Al)으로 형성하는 반도체 소자의 금속배선 형성 방법.
  26. 삭제
  27. 삭제
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