KR100407684B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 접합부와 금속 배선과의 콘택 저항을 낮추기 위해 적용되는 살리사이드(salicide) 공정에서, TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법(PECVD)으로 Ti를 증착함과 동시에 접합부의 표면에 TiSi2층을 형성하므로, Ti 증착후 열처리 수행에 의해 TiSi2층을 형성하는 기존의 살리사이드 공정에 비해 공정이 단순하면서도 접합부의 실리콘 원자 소모량을 줄일 수 있어, 안정한 누설 전류 특성을 얻을 수 있는 반도체 소자의 제조 방법에 관하여 기재된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 접합부와 금속 배선과의 콘택 저항을 낮추기 위해 적용되는 살리사이드(salicide) 공정으로 TiSi2층을 형성함에 있어, 공정을 단순화시키면서도 접합부의 실리콘 원자 소모량을 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고기능화 되어 감에 따라 금속 배선과 접합부와의 사이에 콘택 저항을 낮추기 위한 방안이 연구되어지고 있다. 현재, 콘택 저항을 낮추기 위한 하나의 방안으로 접합부 전면에 실리사이드층 (silicide layer)을 형성하는 방법이 있는데, 이 방법은 살리사이드 공정에 의해 이루어진다. 기존의 살리사이드 공정은 Ti 증착 공정과 후속 열처리 공정의 2단계 공정으로 실시하는데, 이 열처리에 의해 Ti 원자와 Si 원자와의 반응으로 접합부 표면이 실리사이드화되어 TiSi2층이 형성된다. 반응에 사용되는 Ti는 물리기상증착(PVD)법으로 증착되며, 열처리는 접합부의 Si 원자 소모를 최소화하기 위해 급속열처리(RTP)를 적용한다.
접합부 표면에 TiSi2층을 형성함에 의해 콘택 저항을 낮출 수 있는 장점이 있는 반면, TiSi2층이 형성되는 과정 동안에 동반되는 Si 원자 소모로 인하여 접합부의 기능이 저하되는 문제가 있다. 즉, TiSi2층은 Ti 원자와 Si 원자와의 반응으로 형성되기 때문에 Si 원자의 소모는 피할 수 없다. 이는 TiSi2층을 형성하기 위해서 통상적으로 Ti 원자의 양에 대해 약 2.3배에 해당하는 Si 원자의 양을 필요로 하기 때문에 접합부의 Si 원자의 소모량이 많아질 수 밖에 없다. 접합부 내의 Si 원자 소모를 최소로 하기 위한 방안으로 Ti의 증착 두께를 가능한 얇게해야 하지만 이럴 경우 소자의 동작에 필요한 낮은 저항을 얻을 수 없고, 이를 해결하기 위하여 두께를 두껍게 할 경우 Si 원자 소모로 인한 누설 전류 특성이 저하된다. 이러한 상반된 논리로 인하여 얕은 접합부를 요구하는 초고집적 반도체 소자를 제조하는데 한계가 있다. 따라서, 고집적화, 소형화, 고기능화되어가는 차세대 반도체 소자를 위해서는 Ti 증착 두께를 두껍게 하면서도 접합부 내의 Si 원자 소모를 최소화하는 방안이 필요한다.
따라서, 본 발명은 TiSi2층 형성시 Ti 증착 두께를 두껍게 하면서도 접합부 내의 Si 원자 소모를 최소화시키므로, 콘택 저항을 낮추고 접합부의 누설 전류 특성을 향상시켜 초고집적 반도체 소자의 제조를 실현할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법으로 Ti를 증착함과 동시에 접합부의 표면에 TiSi2층이 형성되도록 하여 공정의 단순화를 통해 생산성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 소자 분리막
13: 게이트 전극 14: 게이트
14a: 폴리실리콘층 14b: 금속층
15: 마스크 절연막 16: 게이트 스페이서
17: 접합부 18: 실리콘층
19: TiSi2층 20: 층간 절연막
21: 콘택홀
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 TiSi2층을 형성하기 위한 반도체 기판이 제공되는 단계; 및 TiCl4 기체와 H2기체를 이용한 플라즈마기상증착으로 Ti를 증착함과 동시에 반도체 기판 표면에 TiSi2층이 형성되는 단계로 이루어진다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 소자 분리막, 게이트 및 접합부가 형성된 반도체 기판이 제공되고, 게이트의 상부에는 마스크 절연막이, 양측벽에는 게이트 스페이서가 형성되는 단계; 접합부의 노출된 표면에 실리콘층을 형성하는 단계; TiCl4 기체와 H2기체를 이용한 플라즈마기상증착으로 Ti를 증착함고 동시에 실리콘층 상에 TiSi2층이 형성되는 단계; 및 TiSi2층을 형성한 후에 반응하지 않고 남아 있는 Ti층을 제거하는 단계를 포함하여 이루어진다.
상기에서, 실리콘층은 선택적 반응 기체로 SiH4, SiH2Cl2, SiHCl3및 SiCl4중 어느 하나를 사용하는 선택적 에패텍셜 성장법으로 형성한다.
TiSi2층은 전력을 100 내지 500 Watt로 하고, 압력을 2 내지 20 Torr로 하며, 반도체 기판의 온도를 400 내지 700 ℃로 하고, TiCl4 기체를 10 내지 100mg/min의 유량으로 흘려주고, H2기체를 1000 내지 3000 sccm으로 흘려주고, Ar을 100 내지 5000 sccm 유량으로 흘려주어 형성한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(11) 일부분 상에 게이트 산화막(13)을 형성하고, 게이트 산화막(13)상에 폴리실리콘층(14a)과 금속층(14b)이 적층된 게이트(14)를 형성한다. 게이트(14) 상부에는 마스크 절연막(15)이 형성되고, 게이트(14) 양측벽에는 게이트 스페이서(16)가 형성된다. 게이트(14)와 소자 분리막(12) 사이의 반도체 기판(11)에는 접합부(17)가 형성된다.
상기에서, 소자 분리막(12)은 주로 산화물을 사용하여 형성하며, 마스크 절연막(15) 및 게이트 스페이서(16)는 산화물, 질화물, 이들 물질의 혼합물 또는 이들 물질이 적층된 구조로 형성할 수 있다.
도 1b를 참조하면, 접합부(17)의 노출된 표면에 실리콘층(18)을 형성한다. 실리콘층(18)의 형성으로 접합부(17)는 엘리베이트드 소오스/드레인 (elevated source/drain; ESD) 구조가 된다.
상기에서, 실리콘층(18)은 게이트(14)가 형성된 전체 구조상에 실리콘을 증착한 후 접합부(17) 상에만 남도록 패터닝하여 형성하거나, 선택적 에피텍셜 성장(selective epitaxial growth; SEG)법으로 접합부(17)의 노출된 표면에 실리콘을 성장시켜 형성한다.
선택적 에피텍셜 성장법으로 실리콘층(18)을 형성할 경우, 반응 기체로 SiH4, SiH2Cl2, SiHCl3, SiCl4등을 사용한다.
도 1c를 참조하면, 접합부(17)와 후에 형성될 금속 배선과의 콘택 저항을 낮추기 위해, TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법(PECVD)으로 Ti를 증착하여 실리콘층(18) 상에 TiSi2층(19)을 형성한다. TiSi2층(19)을 형성한 후에는 소자 분리막(12), 마스크 절연막(15) 및 게이트 스페이서(16) 등과 같은 절연물질로 이루어진 부분에서 반응하지 않고 남아 있는 Ti층(도시않음)을 제거한다.
상기에서, TiSi2층(19)은 Ti의 증착과 동시에 Ti 원자가 실리콘층(18)의 Si 원자와 반응하게 되어 Ti 증착과 동시에 실리콘층(18) 상에 형성된다. Ti 원자와 Si 원자의 반응이 용이하게 일어나도록 하기 위하여, 플라즈마기상증착을 위한 전력을 100 내지 500 Watt로 하고, 압력을 2 내지 20 Torr로 하며, 반도체 기판(11)의 온도를 400 내지 700 ℃로 한다. 이때 TiCl4 기체는 10 내지 100 mg/min의 유량으로 흘려주고, H2기체는 1000 내지 3000 sccm으로 흘려준다. 이들 기체 이외에도 비활성 가스로 Ar을 100 내지 5000 sccm 유량으로 흘려준다.
한편, 미반응된 Ti층을 제거한 후, TiSi2층(19)의 비저항을 낮출 목적으로 700 내지 900 ℃의 온도에서 열처리를 하여 TiSi2층(19)을 C54상으로 상천이시킬 수 있다.
도 1d를 참조하면, TiSi2층(19)을 포함한 전체 구조상에 층간 절연막(20)을 형성하고, TiSi2층(19)의 일부가 노출되도록 층간 절연막(20)의 일부를 제거하여 콘택홀(21)을 형성한다.
이후, 콘택홀(21)을 포함한 층간 절연막(20) 상에 금속과 같은 도전성 물질 증착 및 패터닝으로 접합부(17)와 전기적으로 연결되는 금속 배선(도시않음)을 형성하는 공정을 실시한다.
상기한 본 발명의 기술적 요지는 TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법(PECVD)으로 Ti 증착과 동시에 접합부(17) 표면에 TiSi2층(19)을 형성하는 것과, TiSi2층(19)을 형성하기 전에 접합부(17) 내의 Si 원자 소모에 대한 희생막 역할을 하는 실리콘층(18)을 형성하여 TiSi2층(19)을 형성할 때 접합부(17) 내의 Si 원자 소모를 방지하는 것이다.
이러한 본 발명의 기술적 요지는 TiSi2형성 공정이 필요한 모든 반도체 소자 제조 공정에 적용할 수 있다.
본 발명의 기술적 요지를 적용하는 다른 실시예로서, 도 1b에서 설명한 실리콘층(18) 형성 공정 없이 도 1c에서 설명한 TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법으로 Ti를 증착함과 동시에 접합부(17) 표면에 TiSi2층(19)을 형성하는 방법이 있다. 이러한 방법으로 TiSi2층(19)을 형성할 경우 접합부(17) 내의 Si 원자 소모는 상기한 본 발명의 실시예에서 보다 많이 발생하겠지만, Ti 증착과 동시에 TiSi2층(19)을 형성할 수 있어 기존의 방법과 비교했을 때 공정을 단순화시킬 수 있다.
본 발명의 기술적 요지를 적용하는 또 다른 실시예로서, 도 1a에서 설명한 게이트(14)를 폴리실리콘만으로 형성하고, 그 표면을 노출시키고, 도 1c에서 설명한 TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법으로 Ti를 증착함고 동시에 접합부(17) 표면은 물론 폴리실리콘 게이트(14)의 표면에 TiSi2층(19)을 형성하는 방법이 있다. 이러한 방법으로 TiSi2층(19)을 형성할 경우 접합부(17) 내의 Si 원자 소모는 상기한 본 발명의 실시예에서 보다 많이 발생하겠지만, 게이트(14)의 저항을 낮추기 위한 별도의 금속층(14b) 형성 공정이 필요없을 뿐만 아니라, Ti 증착과 동시에 TiSi2층(19)을 형성할 수 있어 기존의 방법과 비교했을 때 공정을 더욱 단순화시킬 수 있다.
본 발명의 기술적 요지를 적용하는 또 다른 실시예로서, 도 1a에서 설명한 게이트(14)를 폴리실리콘만으로 형성하고, 그 표면을 노출시키고, 도 1b에서 설명한 실리콘층(18)을 선택적 에피텍셜 성장법으로 성장시켜 접합부(17)는 물론 폴리실리콘 게이트(14)의 표면에도 형성하고, 도 1c에서 설명한 TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법으로 Ti를 증착함고 동시에 접합부(17)상의 실리콘층(18) 표면은 물론 폴리실리콘 게이트(14)상의 실리콘층(18) 표면에 TiSi2층(19)을 각각 형성하는 방법이 있다. 이러한 방법으로 TiSi2층(19)을 형성할 경우 접합부(17) 내의 Si 원자 소모는 상기한 본 발명의 실시예와 같이 실리콘층(18)으로 인해 방지되며, 게이트(14)의 저항을 낮추기 위한 별도의 금속층(14b) 형성 공정이 필요없을 뿐만 아니라, Ti 증착과 동시에 TiSi2층(19)을 형성할 수 있어 기존의 방법과 비교했을 때 공정을 더욱 단순화시킬 수 있다.
본 발명의 기술적 요지를 적용하는 또 다른 실시예로서, 도 1a 내지 도 1d를 참조하여 설명한 본 발명의 실시예에 따른 공정 단계와는 달리 TiSi2형성 공정을 실시하기 전에 접합부(17)의 일부가 노출되는 콘택홀(21)을 형성하고, 금속 배선(도시 않음) 형성시 베리어 메탈층(barrier metal layer)을 형성할 때, 본 발명의 기술적 요지를 적용할 수 있다.
상술한 바와 같이, 접합부와 금속 배선과의 콘택 저항을 낮추기 위해 적용되는 살리사이드 공정에서, TiCl4 기체와 H2기체를 이용한 플라즈마기상증착법(PECVD)으로 Ti를 증착함과 동시에 접합부의 표면에 TiSi2층을 형성하므로, Ti 증착후 열처리 수행에 의해 TiSi2층을 형성하는 기존의 살리사이드 공정에 비해 공정을 단순화시킬 수 있고, 또한 접합부의 실리콘 원자 소모량을 줄일 수 있어 누설 전류 특성 및 콘택 저항 특성 등과 같은 반도체 소자의 전기적 특성을 향상시키게 되어 소자의 초고집적화를 실현시킬 수 있다.
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- 소자 분리막, 게이트 및 접합부가 형성된 반도체 기판이 제공되고, 상기 게이트의 상부에는 마스크 절연막이 형성되며, 양측벽에는 게이트 스페이서가 형성되는 단계;상기 접합부의 노출된 표면에 실리콘층을 형성하는 단계;TiCl4 기체와 H2기체를 이용한 플라즈마기상증착공정을 실시하여 전체 구조 상부에 Ti층이 증착되고, 이로 인하여, 상기 실리콘층 상에는 상기 Ti층과 상기 실리콘층의 반응에 의해 TiSi2층이 형성되는 단계; 및상기 TiSi2층을 형성한 후에 반응하지 않고 남아 있는 미반응 Ti층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 실리콘층은 선택적 에피텍셜 성장법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 실리콘층은 선택적 에피텍셜 성장법으로 형성하되, 반응 기체로 SiH4, SiH2Cl2, SiHCl3및 SiCl4중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 TiSi2층은 전력을 100 내지 500 Watt로 하고, 압력을 2 내지 20 Torr로 하며, 상기 반도체 기판의 온도를 400 내지 700 ℃로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 TiCl4 기체는 10 내지 100 mg/min의 유량으로 흘려주고, 상기 H2기체는1000 내지 3000 sccm으로 흘려주어 상기 TiSi2층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 TiSi2층 형성에 사용되는 상기 기체 이외에 비활성 가스로 Ar을 100 내지 5000 sccm 유량으로 흘려주어 플라즈마기상증착을 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 미반응된 Ti층을 제거한 후, 상기 TiSi2층을 열처리하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 열처리는 700 내지 900℃의 온도에서 실시하여 상기 TiSi2층을 C54상으로 상천이시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (3)
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|---|---|---|---|---|
| JPH10144625A (ja) * | 1996-11-13 | 1998-05-29 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| JPH10223560A (ja) * | 1997-02-06 | 1998-08-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
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| JPH10144625A (ja) * | 1996-11-13 | 1998-05-29 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| JPH10223560A (ja) * | 1997-02-06 | 1998-08-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR19980068260A (ko) * | 1997-02-17 | 1998-10-15 | 김광호 | 금속실리사이드를 갖는 게이트패턴 형성방법 |
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