KR19980068260A - 금속실리사이드를 갖는 게이트패턴 형성방법 - Google Patents

Abstract

금속 실리사이드를 갖는 게이트 패턴 형성방법에 관하여 개시한다. 이를 위하여 본 발명은 반도체 기판에 활성영역과 필드산화막을 형성하는 단계와, 상기 필드산화막이 형성된 반도체 기판의 활성영역에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 옥시나이트라이드막으로 형성된 반사방지막을 형성하는 단계와, 상기 게이트 전극과 반사방지막을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 반도체 기판에 절연막을 적층하는 단계와, 상기 절연막을 식각하여 게이트 스페이서를 형성하는 단계와, 상기 게이트 패턴과 활성영역 상에 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 금속 실리사이드 게이트 패턴 형성방법을 제공한다.

Description

금속 실리사이드를 갖는 게이트패턴 형성방법

본 발명은 반도체 장치의 게이트 패턴 형성방법에 관한 것으로, 특히 금속 실리사이드를 갖는 게이트 패턴 형성방법에 관한 것이다.

반도체 소자의 집적도가 증가되어 이에 따른 게이트 전극의 선폭이 점차 미세화됨에 따라, 기존의 불순물이 도핑된 폴리실리콘(polysilicon)으로 구성된 게이트 전극은 여러 면에서 적용의 한계를 나타내고 있다. 특히, 선폭의 감소에 따른 저항의 증가로 인하여 신호의 전달이 지연되며, p-MOS 트랜지스터의 경우에 문턱전압(threshold voltage)을 낮추기 위해 매몰형 채널을 형성해야 하므로, 쇼트채널(short channel) 효과가 커지는 문제점이 있다.

이러한 문제점들을 극복하기 위하여, 비저항이 낮고, 실리콘의 중간갭에 해당하는 일함수(work function)를 갖는 도전물질을 사용하여 게이트 전극을 형성하려는 연구가 진행되고 있다. 이러한 경향에서, 최근에는 폴리실리콘과, 실리콘의 열처리 화합물인 실리사이드로 구성된 폴리사이드 구조가 게이트 전극에 널리 사용되고 있다. 이러한 폴리사이드 구조로는 텅스텐 실리사이드(WSix) 또는 티타늄 실리사이드(TiSix)를 사용한 구조가 널리 사용되고 있다. 특히, 티타늄 실리사이드(TiSix)는 열적 안정성이나 장벽 특성이 우수하여, 높은 신호 전달 특성과 저전압으로 트랜지스터를 구동하는데 있어서 유리하다. 이러한 티타늄 실리사이드는 텅스텐 실리사이드와 비교할 때, 1/4 정도의 낮은 비저항을 갖기 때문에, 1기가(Giga) 디램(DRAM)급 이상의 게이트 전극과, 최근에 각광을 받고 있는 동기식(synchronous) SRAM에 널리 이용되고 있다.

도 1 내지 도 5는 종래기술에 의한 금속 실리사이드를 갖는 게이트패턴 형성방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도들이다.

도 1을 참조하면, 필드산화막(1)과 활성영역이 정의된 반도체 기판(1)에 게이트 산화막(5)을 형성한다. 상기 게이트 산화막(5)의 상부에 폴리실리콘(polysilicon)으로 구성된 게이트전극(7)과 유기 반사방지막(9)을 순차적으로 적층한다. 여기서, 유기 반사방지막(9)은 폴리실리콘으로 구성된 게이트 전극(7)을 식각할 때, 발생하는 난반사를 상쇄하기 위하여 사용되는 막(layer)을 의미한다. 그러나, 이러한 유기 반사방지막(9)은 그 재료(material) 관리의 어려움 등으로 인하여, 통상 막을 형성한 후에 막질 내에 결함(11)이 쉽게 나타나는 문제점이 있다.

도 2를 참조하면, 상기 유기 반사방지막(9)이 형성된 반도체 기판에 포토레지스트막(13)를 도포하고, 이를 노광 및 현상공정으로 패터닝한다. 상기 패터닝된 포토레지스트막을 이용하여 하부의 유기 반사방지막(9)과 폴리실리콘으로 구성된 게이트 전극을 반응성 이온 식각(RIE: Reactive Ion Etch) 또는 플라즈마식각으로 이방성으로 식각한다. 연속해서, 상기 포토레지스트(13)를 에싱(ashing) 공정을 통하여 제거하고, 하부의 유기 반사방지막(9)을 제거한다. 하지만, 상기 유기 반사방지막 내의 결함(11)은 게이트 전극(7)의 표면에 계속 잔존하게 된다.

도 3을 참조하면, 상기 게이트 전극(7)이 패터닝된 반도체 기판의 전면에 게이트 스페이서 형성을 위한 절연막(15)을 일정 두께로 적층한다. 여기서, 상기 유기 반사방지막 내의 결함(11)으로 인하여 게이트 전극(7)의 상부에는 단차가 생기게 된다.

도 4를 참조하면, 상기 절연막(15)이 적층된 반도체 기판에 습식식각을 통한 등방성의 식각을 진행하여 게이트 전극(7)의 양측벽에 게이트 스페이서(17)를 형성한다. 그러나, 상기 유기 반사방지막 내에 결함(11)으로 인하여 변형된 게이트 스페이서(17A)가 발생하게 된다. 이로 인하여 게이트 스페이서(17) 옆에 있는 활성영역의 폭이 감소하는 문제점이 발생하기도 한다.

도 5를 참조하면, 상기 게이트 스페이서(17)가 형성된 반도체 기판의 상부에 금속 실리사이드를 형성하기 위한 금속물질, 예컨대 티타늄(Ti)을 적층한 후, 열처리를 통하여 실리콘과 금속의 열처리 화합물인 티타늄 실리사이드층(19)을 형성한다. 이어서, 황산스트립(H₂SO₄strip) 공정을 통하여 상기 게이트 스페이서(17)의 상부에서 금속과 실리콘의 열처리 화합물 형성을 위한 반응을 일으키지 않았던 티타늄층을 제거하면, 게이트 전극(7)의 상부와 활성영역의 상부에만 티타늄 실리사이드층(19)이 존재하게 된다.

상술한 종래의 금속 실리사이드를 갖는 게이트패턴 형성공정의 문제점은, 유기 반사방지막을 사용할 경우에 불순물에 의한 막질 내의 결함이 빈번히 발생하여, 활성영역의 폭을 감소시키며, 게이트 전극의 변형으로 인한 브릿지(bridge) 결함이 유발되어 전체적인 공정 수율이 저하되며, 유기 반사방지막 내의 결함에 기인되어 발생한 단차(morphology)는 후속되는 포토리소그래피(photolithography) 공정에서 노광을 진행할 때, 공정의 안정성을 떨어뜨리는 문제점으로 남게 된다.

본 발명이 이루고자 하는 기술적 과제는, 반도체 장치의 금속 실리사이드를 갖는 게이트패턴 형성에 있어서, 반사방지막으로 유기 반사방지막 대신에 플라즈마 화학기상증착(PECVD)으로 형성한 옥시나이트라이드막(SiOxNy)을 사용하여 막질 내의 결함을 억제함으로써 종래기술에 있어서의 문제점을 해결할 수 있는 금속 실리사이드를 갖는 게이트패턴 형성방법을 제공하는데 있다.

도 1 내지 도 5는 종래기술에 의한 금속 실리사이드를 갖는 게이트패턴 형성방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도들이다.

도 6 내지 도 10은 본 발명에 따른 금속 실리사이드를 갖는 게이트패턴 형성방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도들이다.

도면의 주요부분에 대한 부호의 간단한 설명

100: 반도체 기판,102: 필드산화막,

104: 게이트 산화막,106: 게이트 전극,

108: 반사방지막,110: 포토레지스트 패턴,

112: 절연막,114: 게이트 스페이서,

116: 금속 실리사이드층.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 활성영역과 필드산화막을 형성하는 단계와, 상기 필드산화막이 형성된 반도체 기판의 활성영역에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 옥시나이트라이드막으로 형성된 반사방지막을 형성하는 단계와, 상기 게이트 전극과 반사방지막을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 반도체 기판에 절연막을 적층하는 단계와, 상기 절연막을 식각하여 게이트 스페이서를 형성하는 단계와, 상기 게이트 패턴과 활성영역 상에 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 금속 실리사이드를 갖는 게이트패턴 형성방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 반사방지막은 플라즈마 화학기상증착(PECVD)으로 200∼450℃의 온도 범위에서 형성된 옥시나이트라이드(SiOxNy)를 사용하여 형성하는 것이 적합하다.

또한, 상기 금속 실리사이드는 티타늄 실리사이드를 사용하여 형성하고, 상기 도전층은 폴리실리콘을 사용하여 형성하고, 상기 절연막은 질화막을 사용하여 형성하는 것이 바람직하다.

본 발명에 따르면, 게이트 전극을 식각할 때, 난반사를 방지하기 위하여 사용하는 반사방지막을 플라즈마 화학기상증착으로 형성된 옥시나이트라이드막으로 형성하여 반사방지막 내의 결함을 억제함으로써 전체적인 공정의 수율을 올리고, 공정 안정성의 향상 및 반도체 장치의 신뢰도를 개선할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 6 내지 도 10은 본 발명에 따른 금속 실리사이드를 갖는 게이트패턴 형성방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도들이다.

도 6을 참조하면, 반도체 기판(100)에 소자분리 공정을 진행하여 필드산화막(102)과 활성영역을 구분한다. 연속해서, 상기 소자분리 공정이 진행된 반도체 기판의 전면에 게이트 산화막(104)을 형성한다. 연속해서, 상기 게이트 산화막(104)의 상부에 불순물이 도핑된 폴리실리콘을 사용하여 게이트 전극(106)과, 플라즈마 화학기상증착법(PECVD: plasma enhanced chemical vapor deposition)으로 200에서 450도의 온도범위에서 형성된 옥시나이트라이드(SiOxNy)막을 반사방지막(108)으로 형성한다. 여기서, 본 발명에서 반사방지막으로 사용하는 옥시나이트라이드(SiOxNy)막은 종래의 유기 반사방지막에 비하여 막질 내의 결함의 발생이 거의 없으며, 후속공정에서 게이트 전극(106)을 식각할 때 발생하는 난반사를 효과적으로 억제할 수 있는 본 발명의 가장 큰 특징부라고 할 수 있다.

도 7을 참조하면, 상기 옥시나이트라이드(SiOxNy)막으로 구성된 반사방지막(108)의 상부에 포토레지스트 막을 도포하고 노광 및 현상공정을 통하여 포토레지스트 패턴(110)을 형성한다. 상기 포토레지스트 패턴(110)을 식각마스크로 하부의 반사방지막(108)과 폴리실리콘으로 형성된 게이트 전극(106)을 건식식각하여 게이트 패턴을 형성한다. 여기서, 상기 건식식각은 반응성 이온 식각(Reactive Ion Etching)이나 플라즈마 식각을 사용하여 이방성으로 식각하는 것이 적합하다. 상기 식각이 완료되면 에싱(ashing) 공정을 진행하여 포토레지스트 패턴(110)을 제거한다.

도 8을 참조하면, 상기 에싱공정이 진행된 반도체 기판의 전면에 게이트 스페이서 형성을 위한 절연막(112), 예컨대 질화막(SiN)을 화학기상 증착(Chemical Vapor Deposition) 방식으로 형성한다.

도 9를 참조하면, 상기 절연막(112), 예컨대 질화막에 등방성의 식각을 진행하여 절연막(112)의 일부와, 옥시나이트라이드(SiOxNy)막으로 구성된 반사방지막(108)을 제거함으로써, 게이트 전극의 양측벽에만 질화막으로 구성된 게이트 스페이서(114)가 형성되도록 한다.

도 10을 참조하면, 상기 게이트 스페이서가 형성된 결과물에 금속 실리사이드 형성을 위한 금속물질, 예컨대 티타늄을 스퍼터링(sputtering) 방식이나 물리적 화학기상증착법(PVD)으로 적층하고 금속과 실리콘과 열처리 화합물인 실리사이드 생성을 위한 열처리 공정을 진행한다. 그러면, 실리콘 원자가 존재하는 활성영역의 상부와, 폴리실리콘으로 형성된 게이트 전극의 상부에는 티타늄 실리사이드층(116)이 형성된다. 그러나, 질화막으로 구성된 게이트 스페이서(114) 상에는 타타늄 실리사이드층(116)이 형성되지 않고, 티타늄층만 그대로 남아 있게 된다. 이러한 게이트 스페이서(114) 상부에 있는 티타늄층을 황산 스트립 공정을 통하여 제거하면, 본 발명에 따른 금속 실리사이드를 갖는 게이트패턴 형성방법을 실현할 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, 게이트 전극을 식각할 때에 난반사를 방지할 목적으로 사용되는 반사방지막을 옥시나이트라이드막으로 형성하여 반사방지막 내의 결함을 억제함으로써, 활성영역의 폭이 줄어들거나, 게이트 전극의 변형으로 유발되는 브릿지 결함을 방지하여 전제적인 수율을 높이고, 반사방지막 내의 결함으로 인한 단차를 방지하여 포토리소그래피 공정에서의 공정의 안정성이 저하되는 문제점을 해결할 수 있다.

Claims (6)

1. 반도체 기판에 활성영역과 필드산화막을 형성하는 단계;

   상기 필드산화막이 형성된 반도체 기판의 활성영역에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;

   상기 게이트 전극 상에 옥시나이트라이드막으로 형성된 반사방지막을 형성하는 단계;

   상기 게이트 전극과 반사방지막을 패터닝하여 게이트 패턴을 형성하는 단계;

   상기 게이트 패턴이 형성된 반도체 기판에 절연막을 적층하는 단계;

   상기 절연막을 식각하여 게이트 스페이서를 형성하는 단계;

   상기 게이트 패턴과 활성영역 상에 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 금속 실리사이드를 갖는 게이트패턴 형성방법.
2. 제1항에 있어서, 상기 반사방지막은 플라즈마 화학기상증착(PECVD)으로 형성된 옥시나이트라이드(SiOxNy)를 사용하여 형성하는 것을 특징으로 하는 금속 실리사이드를 갖는 게이트패턴 형성방법.
3. 제2항에 있어서, 상기 플라즈마 화학기상증착(PECVD)은 200 ∼450℃의 온도 범위에서 수행하는 것을 특징으로 하는 금속 실리사이드를 갖는 게이트패턴 형성방법.
4. 제1항에 있어서, 상기 금속 실리사이드는 티타늄 실리사이드를 사용하여 형성하는 것을 특징으로 하는 금속 실리사이드를 갖는 게이트패턴 형성방법.
5. 제1항에 있어서, 상기 도전층은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 금속 실리사이드를 갖는 게이트패턴 형성방법.
6. 제1항에 있어서, 상기 절연막은 질화막을 사용하는 것을 특징으로 하는 금속 실리사이드를 갖는 게이트패턴 형성방법.