KR100464651B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리사이드 형성시의 접촉 저항의 증가를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트 전극 및 소오스/드레인 영역을 포함한 트랜지스터가 형성되고 상기 트랜지스터를 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽과 노출된 소오스/드레인 영역 및 층간절연막 상에 베리어막을 형성하는 단계와, 상기 기판 결과물을 열처리하여 베리어막과 소오스/드레인 영역의 계면에 실리사이드를 형성하는 단계와, 상기 콘택홀을 포함한 층간절연막 상에 플러그용 금속막을 증착하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 실리사이드 형성을 위한 열처리는 질소(N2), 플로로화질소(NF3) 및 수소(H2)의 혼합 가스 분위기 하에서 급속열처리로 수행하는 것을 특징으로 하며, 여기서, 상기 급속열처리는 500∼1,000℃의 온도에서 10∼200초 동안 수행하고, 상기 플로로화질소(NF3)와 수소(H2) 가스의 혼합비는 5∼50wt% 정도로 한다. 본 발명에 따르면, 실리사이드 형성을 위한 급속열처리는 질소(N2), 플로로화질소(NF3) 및 수소(H2)를 혼합한 가스 분위기에서 수행함으로써 보론의 확산 억제를 통해 접촉 저항의 증가를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 낮은 접촉 저항을 구현할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 특성 개선을 위한 방법으로서, CMOS에서의 소오스/드레인 영역의 접촉 저항(contact resistance) 및 면 저항(sheet resistance)을 감소시키기위한 연구가 활발하게 진행되고 있다. 특히, 낮은 비저항을 가지면서 낮은 접촉 저항을 구현할 수 있는 물질로 Ti, Co 및 Ni 실리사이드 물질이 주로 고려되고 있다.
이와 같은 물질들은 낮은 비저항과 접촉 저항을 가지고 있고, 선택적으로 소오스/드레인 영역 상에만 실리사이드를 형성할 수 있는 특성을 가지고 있다. 여기서, 선택적으로 소오스/드레인 영역 상에만 실리사이드를 형성하는 공정을 살리사이드 공정(Self Aligned Silicides process)이라 칭한다.
상기 살리사이드 공정은 금속막을 증착한 후에 1차 급속열처리 공정을 통해 중간상의 실리사이드를 형성하고, 그런다음, 선택적 용액 식각에 의해서 소오스/드레인 영역 상에만 실리사이드 물질을 잔류시키며, 이어서, 2차 급속열처리 공정을 수행하여 최종적으로 실리사이드 박막을 형성하는 기술이다.
이와 같은 살리사이드 공정은 실리콘과 금속 사이의 접촉 저항을 최소화할 수 있으므로, 주로 고효율 논리 반도체 소자의 제조에 주로 응용된다.
한편, 고집적 메모리 반도체 소자는 비교적 높은 접촉 저항에서도 소자 구현이 가능하기 때문에 전술한 살리사이드 공정을 그대로 적용하지 않는다. 다시말해, 상기 고집적 메모리 반도체 소자는 소오스/드레인 영역의 모든 부분에 선택적으로 실리사이드를 형성하는 살리사이드 공정을 이용하지 않으며, 그 대신, 식각 공정을 통해 소오스/드레인 영역의 일부를 노출시킨 후에 베리어막을 형성하고, 이어, 열처리를 통해 소오스/드레인 영역의 일부분에만 실리사이드를 형성하는 공정을 이용한다.
이 경우, P+ 및 N+의 소오스/드레인 영역에 동시에 형성되며, 이렇게 형성된실리사이드를 제거하지 않은 상태로 후속 공정에서 텅스텐과 같은 금속으로 금속배선을 형성하게 된다.
상기에서, 가장 많이 사용되는 실리사이드의 예로는 C54 상의 Ti-실리사이드를 들 수 있다. 상기 C54 상의 Ti-실리사이드(TiSi2)는 낮은 비저항(＜20 μΩ/㎝), 양호한 열적 안정성 등의 우수한 특성을 갖지며, 650℃ 이하의 열처리 온도에서 비교적 높은 비저항 값(60∼90 μΩ/㎝)을 갖는 중간상인 C49 상을 형성한 후, 700∼900℃에서 낮은 비저항 값을 갖는 C54 상으로 상변화한다.
한편, 상기 Ti-실리사이드는 소자 선폭이 0.25㎛ 이하인 경우에 C54 상으로의 상변화가 어렵다. 이것은 C54 상의 결정화 부분(nucleation site)이 0.25㎛ 이하의 선폭에서는 확보되지 않기 때문이다. 이러한 특성을 라인 위스 이펙트(line width effect)라 칭하며, PAI(Pre-amorphization implant) 및 Mo 불순물 추가 등의 기술이 연구되고 있는 바, 상기 라인 위스 이펙트는 극복 가능하리라 예상된다.
그러나, 상기 Ti-실리사이드는 최근들어 소자의 집적도가 높아지면서 소오스/드레인 영역의 크기가 감소됨으로써 실제 형성되는 면적이 감소하게 되었는데, 이렇게 면적이 감소된 Ti-실리사이드는 후속 열처리 공정에 의해서 접촉 저항이 급격하게 증가된다. 특히, P+ 소오스/드레인 영역에 형성된 실리사이드의 접촉 저항은 N+ 소오스/드레인 영역에 형성된 그것 보다 대략 5배 정도 높은 값을 나타내는 것으로 알려져 있다.
이러한 특성은 P+ 소오스/드레인 영역을 형성할 때 보론(B)을 이온주입한 것과 관련된 것으로, 베리어막 형성 이후의 열처리 공정에서 상기 보론이 실리사이드층으로 쉽게 확산되어 불순물 농도가 낮아짐으로써 실리사이드와 실리콘의 접촉 저항이 증가되기 때문이다.
결국, Ti-실리사이드를 적용하더라도 상기와 같은 이유로 인해 접촉 저항이 증가될 경우, 고집적 메모리 반도체 소자에서의 트랜지스터의 동작 특성이 열화될 수 밖에 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 낮은 접촉 저항을 구현할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 전극 4 : 스페이서
5 : 소오스/드레인 영역 10 : 트랜지스터
11 : 제1층간절연막 12 : 제2층간절연막
13 : 콘택홀 14 : 베리어막
15 : 실리사이드막 16 : 플러그용 금속막
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트 전극 및 소오스/드레인 영역을 포함한 트랜지스터가 형성되고 상기 트랜지스터를 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽과 노출된 소오스/드레인 영역 및 층간절연막 상에 베리어막을 형성하는 단계와, 상기 기판 결과물을 열처리하여 베리어막과 소오스/드레인 영역의 계면에 실리사이드를 형성하는 단계와, 상기 콘택홀을 포함한 층간절연막 상에 플러그용 금속막을 증착하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 실리사이드 형성을 위한 열처리는 질소(N2), 플로로화질소(NF3) 및 수소(H2)의 혼합 가스 분위기 하에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 급속열처리는 500∼1,000℃의 온도에서 10∼200초 동안 수행하며, 상기 플로로화질소(NF3)와 수소(H2) 가스의 혼합비는 5∼50wt% 정도로 한다.
본 발명에 따르면, 실리사이드 형성을 위한 급속열처리는 질소(N2), 플로로화질소(NF3) 및 수소(H2)를 혼합한 가스 분위기에서 수행함으로써 보론의 확산 억제를 통해 접촉 저항의 증가를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 트렌치형의 소자분리막(2)이 구비된 반도체 기판(1) 상에 공지의 공정에 따라 스페이서(4)를 구비한 게이트 전극(3)을 형성하고, 그 양측의 기판 영역에 200∼2,000Å 깊이로 LDD 영역을 구비한 P+ 및 N+의 소오스/드레인 영역(5)을 형성하여 트랜지스터를 형성한다. 여기서, 상기 게이트 전극(3)은 게이트 산화막, 폴리실리콘막, 금속-실리사이드막 및 하드 마스크막의 적층 구조로 형성함이 바람직하며, 상기 P+의 소오스/드레인 영역(5)은 보론(B)의 이온주입을 통해 형성함이 바람직하다.
상기 트랜지스터(10)를 덮도록 기판(1)의 전 영역 상에 질화막 재질의 제1층간절연막(11)을 증착한다. 그런다음, 상기 제1층간절연막(11) 상에 산화막 재질의제2층간절연막(12)을 두껍게 증착하고, 에치백(etch-back) 또는 CMP(Chemical Mechanical polishing) 공정을 통해 그 표면을 평탄화시킨다. 바람직하게, 제1층간절연막(11)은 100∼500Å 두께로 증착하며, 제2층간절연막(12)은 1,000∼10,000Å 두께로 증착한다.
상기 제2 및 제1층간절연막(12, 11)의 일부분을 선택적으로 건식 식각하고, 이를 통해, 상기 소오스/드레인 영역(5)을 노출시키는 콘택홀(13)을 형성한다.
도 1b를 참조하면, 노출된 소오스/드레인 영역(5) 표면에 대한 클리닝을 행하고, 이어서, 상기 콘택홀(13)의 측벽과 노출된 소오스/드레인 영역(5) 및 제2층간절연막(12) 상에 Ti/TiN의 베리어막(14)을 증착한다. 이때, Ti는 접촉 저항에 미치는 영향을 고려해서 20∼200Å 두께로 증착하며, TiN은 50∼500Å 두께로 증착한다. 여기서, 형성하고자 하는 실리사이드의 종류에 따라 Ti 대신에 Co, W 및 Ni 중의 어느 하나를 증착할 수 있으며, 또한, TiN 대신에 WN, TaN, TaAlN 및 WBN 중의 어느 하나를 증착할 수도 있다.
도 1c를 참조하면, 상기 단계까지의 기판 결과물에 대해 열처리를 수행하고, 이 결과로서 상기 소오스/드레인 영역(5)과 베리어막(14)의 계면에 Ti-실리사이드(15)를 형성한다. 이때, 상기 열처리는 질소 분위기에서 수행하는 종래의 방법 대신에 질소(N2), 플로로화질소(NF3) 및 수소(H2)의 혼합 가스 분위기에 수행하며, 그리고, 500∼1,000℃의 온도에서 10∼200초 동안 급속열처리로 수행한다. 또한, 상기 플로로화질소(NF3)와 수소(H2) 가스의 혼합비는 5∼50wt% 정도로 설정한다.
여기서, 실리사이드 형성을 위한 급속열처리를 질소(N2), 플로로화질소(NF3) 및 수소(H2)의 혼합 가스 분위기에서 수행하게 되면, 보론의 이온주입을 위해 플로로화보론(BF2)를 사용하는 경우에 플로린(F)이 보론의 확산을 억제하는 것과 마찬가지로 상기 플로로화질소(NF3)에서의 플로린(F)이 P+ 소오스/드레인 영역에 이온주입되어 있는 보론의 확산을 억제하는 역할을 하게 된다. 또한, 수소(H2) 가스는 베리어막이 질화막화되는 것을 억제하며, 그래서, 실리사이드가 원활하게 형성되도록 기능하게 된다.
결국, 본 발명의 방법에서와 같이 베리어막 형성후의 실리사이드 형성을 위한 급속열처리를 질소(N2), 플로로화질소(NF3) 및 수소(H2)의 혼합 가스 분위기 하에서 수행하게 되면, 상기 플로로화질소(NF3)가 보론의 확산을 방지하고, 그리고, 수소(H2)가 실리사이드의 형성을 원할하게 되도록 함으로써, 접촉 저항의 증가를 방지할 수 있게 되고, 그래서, 고집적 메모리 반도체 소자의 동작 특성을 안정화시킬 수 있게 된다.
계속해서, 상기 콘택홀(13)이 완전 매립되도록 상기 콘택홀(13)을 포함한 제2층간절연막(12) 상에 W, Co, Ni, Ta, 및 Cu 중의 어느 하나, 바람직하게 W으로 이루어진 플러그용 금속막(16)을 증착한다.
이후, 도시되지 않았으나, 상기 제2층간절연막이 노출될 때까지 상기 플러그용 금속막 및 베리어막을 에치백 또는 CMP하여 콘택 플러그를 형성하고, 이어, 상기 제2층간절연막 상에 상기 콘택 플러그와 콘택되게 금속배선을 형성한다. 그리고나서, 공지의 후속 공정을 진행하여 고집적 메모리 소자를 완성한다.
이상에서와 같이, 본 발명은 실리사이드 형성을 위한 열처리를 질소, 플로로화질소 및 수소의 혼합 가스 분위기에서 수행함으로써 열처리 동안의 보론 확산을 억제하여 접촉 저항의 증가를 방지할 수 있으며, 또한, 실리사이드의 형성을 원할하게 할 수 있는 바, 고집적 메모리 반도체 소자의 동작 특성을 안정화 및 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 게이트 전극 및 소오스/드레인 영역을 포함한 트랜지스터가 형성되고 상기 트랜지스터를 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽과 노출된 소오스/드레인 영역 및 층간절연막 상에 베리어막을 형성하는 단계와, 상기 기판 결과물을 열처리하여 베리어막과 소오스/드레인 영역의 계면에 실리사이드를 형성하는 단계와, 상기 콘택홀을 포함한 층간절연막 상에 플러그용 금속막을 증착하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,상기 실리사이드 형성을 위한 열처리는 질소(N2), 플로로화질소(NF3) 및 수소(H2)의 혼합 가스 분위기 하에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 급속열처리는 500∼1,000℃의 온도에서 10∼200초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플로로화질소(NF3)와 수소(H2) 가스의 혼합비는5∼50wt%로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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