JP2002025940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】半導体装置の素子電極等の導電部をシリサイド
構造にて形成する場合に、その微細化を好適に促進する
ことのできる半導体装置の製造方法を提供する。 【解決手段】基板１上に、ゲート電極４やソース領域
７、ドレイン領域８を形成し、ゲート電極４の側壁にス
ペーサ５を形成する（図１（ａ））。次に、チタン薄膜
９を３００Å程堆積し（図１（ｂ））、Ｎ2雰囲気中
に、７００℃で１０秒間の熱処理を行った後未反応チタ
ンを除去する（図１（ｃ））。これらチタン薄膜の堆積
から未反応チタンの除去までの処理を複数回繰り返す
（図１（ｄ））。その後、Ｎ2雰囲気中に、８５０℃で
３０秒間の追加熱処理を施して低抵抗のシリサイド膜４
ｓ、７ｓ、８ｓを生成する（図１（ｅ））。
構造にて形成する場合に、その微細化を好適に促進する
ことのできる半導体装置の製造方法を提供する。 【解決手段】基板１上に、ゲート電極４やソース領域
７、ドレイン領域８を形成し、ゲート電極４の側壁にス
ペーサ５を形成する（図１（ａ））。次に、チタン薄膜
９を３００Å程堆積し（図１（ｂ））、Ｎ2雰囲気中
に、７００℃で１０秒間の熱処理を行った後未反応チタ
ンを除去する（図１（ｃ））。これらチタン薄膜の堆積
から未反応チタンの除去までの処理を複数回繰り返す
（図１（ｄ））。その後、Ｎ2雰囲気中に、８５０℃で
３０秒間の追加熱処理を施して低抵抗のシリサイド膜４
ｓ、７ｓ、８ｓを生成する（図１（ｅ））。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、詳しくは半導体装置の導電部にシリサイドを
形成する方法に関する。
法に係り、詳しくは半導体装置の導電部にシリサイドを
形成する方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化によって、
これに搭載される各半導体素子の微細化がますます重要
なものとなってきている。そして、この微細化により、
各素子電極等の導電部の電気的な抵抗及びそのばらつき
が新たな問題ともなってきている。例えばＭＯＳ型トラ
ンジスタにおいては、ゲートや、ソース及びドレインの
各導電部自体、その配線抵抗や寄生抵抗が大きく、上記
微細化に伴って、これらの電気抵抗に起因する配線遅延
やコンダクタンス劣化が無視できない要素となってきて
いる。そこで従来は、上記各電極の表面を金属元素と化
合させたシリサイド構造とすることで、こうした配線遅
延やコンダクタンス劣化を低減する技術も実用されてい
る。また、このシリサイドを上記各電極の表面に選択的
且つ自己整合的に形成する、いわゆるサリサイド構造も
近年よく採用されている。
これに搭載される各半導体素子の微細化がますます重要
なものとなってきている。そして、この微細化により、
各素子電極等の導電部の電気的な抵抗及びそのばらつき
が新たな問題ともなってきている。例えばＭＯＳ型トラ
ンジスタにおいては、ゲートや、ソース及びドレインの
各導電部自体、その配線抵抗や寄生抵抗が大きく、上記
微細化に伴って、これらの電気抵抗に起因する配線遅延
やコンダクタンス劣化が無視できない要素となってきて
いる。そこで従来は、上記各電極の表面を金属元素と化
合させたシリサイド構造とすることで、こうした配線遅
延やコンダクタンス劣化を低減する技術も実用されてい
る。また、このシリサイドを上記各電極の表面に選択的
且つ自己整合的に形成する、いわゆるサリサイド構造も
近年よく採用されている。
【０００３】このサリサイドに際しては通常、（ａ）多
結晶シリコンからなるゲート電極の側壁に酸化シリコン
（ＳｉＯ2）からなるスペーサを形成する、（ｂ）その
後、素子全面に金属を堆積し、これを熱処理して自己整
合的にゲート、ソース及びドレインの各導電部をシリサ
イド化する、（ｃ）残留した未反応金属を除去する、と
いった処理が行われる。
結晶シリコンからなるゲート電極の側壁に酸化シリコン
（ＳｉＯ2）からなるスペーサを形成する、（ｂ）その
後、素子全面に金属を堆積し、これを熱処理して自己整
合的にゲート、ソース及びドレインの各導電部をシリサ
イド化する、（ｃ）残留した未反応金属を除去する、と
いった処理が行われる。
【０００４】
【発明が解決しようとする課題】ところで、上記（ｂ）
の工程におけるシリサイド化は固相拡散を利用して行わ
れるため、同シリサイド化に際しては、スペーサ上又は
素子分離領域上へもシリサイド膜が形成されてしまう現
象である、いわゆるブリッジングが起きるおそれがあ
る。このようにシリサイド化の工程においてブリッジン
グが生じると、導電部間を電気的に遮断すべく絶縁物が
設けられているにもかかわらず、同導電部間をシリサイ
ド化された物質が電気的に導通させてしまい、半導体素
子としての機能を果たさなくなる。なおこのブリッジン
グは、ゲートの高さが小さくなる等、半導体素子の微細
化に伴って生じ易くなる。
の工程におけるシリサイド化は固相拡散を利用して行わ
れるため、同シリサイド化に際しては、スペーサ上又は
素子分離領域上へもシリサイド膜が形成されてしまう現
象である、いわゆるブリッジングが起きるおそれがあ
る。このようにシリサイド化の工程においてブリッジン
グが生じると、導電部間を電気的に遮断すべく絶縁物が
設けられているにもかかわらず、同導電部間をシリサイ
ド化された物質が電気的に導通させてしまい、半導体素
子としての機能を果たさなくなる。なおこのブリッジン
グは、ゲートの高さが小さくなる等、半導体素子の微細
化に伴って生じ易くなる。
【０００５】そこで、通常、サリサイド構造を有する半
導体装置の製造に際しては、上記ブリッジングが生じな
い温度領域にて一度熱処理を行うことで上記導電部のシ
リサイド化を行い、未反応金属を除去した後、追加熱処
理を行うことにしている。すなわち、ブリッジングが生
じない温度領域において、前記導電部に一旦高抵抗のシ
リサイド膜を形成した後、未反応金属を除去することで
絶縁膜上の導電物質を除去する。その後、追加熱処理を
施すことで、上記高抵抗のシリサイド膜から低抵抗のシ
リサイド膜を形成する。
導体装置の製造に際しては、上記ブリッジングが生じな
い温度領域にて一度熱処理を行うことで上記導電部のシ
リサイド化を行い、未反応金属を除去した後、追加熱処
理を行うことにしている。すなわち、ブリッジングが生
じない温度領域において、前記導電部に一旦高抵抗のシ
リサイド膜を形成した後、未反応金属を除去することで
絶縁膜上の導電物質を除去する。その後、追加熱処理を
施すことで、上記高抵抗のシリサイド膜から低抵抗のシ
リサイド膜を形成する。
【０００６】ただし、半導体装置の更なる微細化が進む
につれて、次にような問題も無視できないものとなって
きている。すなわち、半導体装置のシリサイド化される
導電部が微細化されるにつれて、同素子電極の単位面積
当たりの抵抗値が大きくなる、いわゆる細線効果と呼ば
れる現象が生じるという問題である。そして、このよう
な細線効果が生じる程度に微細化が進んだ半導体装置で
は、サリサイド化に際して上述した２段階の熱処理工程
を踏んだとしても、所望とする抵抗特性を有するシリサ
イド膜を得ること自体が困難なものとなっている。
につれて、次にような問題も無視できないものとなって
きている。すなわち、半導体装置のシリサイド化される
導電部が微細化されるにつれて、同素子電極の単位面積
当たりの抵抗値が大きくなる、いわゆる細線効果と呼ば
れる現象が生じるという問題である。そして、このよう
な細線効果が生じる程度に微細化が進んだ半導体装置で
は、サリサイド化に際して上述した２段階の熱処理工程
を踏んだとしても、所望とする抵抗特性を有するシリサ
イド膜を得ること自体が困難なものとなっている。
【０００７】このように、半導体装置の微細化を更に促
進していく際に、シリサイド構造の適切な形成手法に関
しては様々な改良が望まれている。本発明はこうした実
情に鑑みてなされたものであり、その目的は、半導体装
置の素子電極等の導電部をシリサイド構造にて形成する
場合に、その微細化を好適に促進することのできる半導
体装置の製造方法を提供することにある。
進していく際に、シリサイド構造の適切な形成手法に関
しては様々な改良が望まれている。本発明はこうした実
情に鑑みてなされたものであり、その目的は、半導体装
置の素子電極等の導電部をシリサイド構造にて形成する
場合に、その微細化を好適に促進することのできる半導
体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、半導体装置にシリサイドを備える
導電部を形成する方法において、前記導電部となるパタ
ーン化された半導体膜の上方から金属を堆積する工程
と、前記半導体膜に対して熱処理を施す工程と、未反応
金属を除去する工程とを各々複数回繰り返すことをその
要旨とする。
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、半導体装置にシリサイドを備える
導電部を形成する方法において、前記導電部となるパタ
ーン化された半導体膜の上方から金属を堆積する工程
と、前記半導体膜に対して熱処理を施す工程と、未反応
金属を除去する工程とを各々複数回繰り返すことをその
要旨とする。
【０００９】上記製造方法によれば、上記金属を堆積す
る工程と熱処理を施す工程と未反応金属を除去する工程
とを複数回繰り返すことで、半導体装置の素子サイズが
微細化した場合であれ、熱処理において用いる温度をさ
ほど上げることなく、ブリッジングを回避しつつ導電部
にシリサイドを形成することができるようになる。
る工程と熱処理を施す工程と未反応金属を除去する工程
とを複数回繰り返すことで、半導体装置の素子サイズが
微細化した場合であれ、熱処理において用いる温度をさ
ほど上げることなく、ブリッジングを回避しつつ導電部
にシリサイドを形成することができるようになる。
【００１０】請求項２記載の発明は、基板上に半導体か
らなるゲート電極を形成し、同ゲート電極の側壁にスペ
ーサを形成した後、前記基板上方から金属を堆積して熱
処理を施すことによって自己整合的に同ゲート電極等の
導電部にシリサイドを生成する半導体装置の製造方法に
おいて、前記金属を堆積して熱処理を施し、その未反応
金属を除去する工程を複数回繰り返すことをその要旨と
する。
らなるゲート電極を形成し、同ゲート電極の側壁にスペ
ーサを形成した後、前記基板上方から金属を堆積して熱
処理を施すことによって自己整合的に同ゲート電極等の
導電部にシリサイドを生成する半導体装置の製造方法に
おいて、前記金属を堆積して熱処理を施し、その未反応
金属を除去する工程を複数回繰り返すことをその要旨と
する。
【００１１】上記製造方法によれば、自己整合的にシリ
サイドを形成する際に問題となるブリッジング現象を回
避することのできる温度領域にて熱処理を施しつつ、シ
リサイドを確実に形成することができるようになる。
サイドを形成する際に問題となるブリッジング現象を回
避することのできる温度領域にて熱処理を施しつつ、シ
リサイドを確実に形成することができるようになる。
【００１２】請求項３記載の発明は、請求項２記載の発
明において、前記ゲートは、その高さが１０００Å〜２
５００Åであり、前記繰り返される各熱処理は６００℃
〜７２０℃の温度領域にて行われることをその要旨とす
る。
明において、前記ゲートは、その高さが１０００Å〜２
５００Åであり、前記繰り返される各熱処理は６００℃
〜７２０℃の温度領域にて行われることをその要旨とす
る。
【００１３】上記製造方法によれば、ゲートの高さが１
０００Å〜２５００Åである素子に対して、上記繰り返
される各熱処理を６００℃〜７２０℃の温度領域にて行
うことでブリッジング現象を好適に抑制することができ
るようになる。
０００Å〜２５００Åである素子に対して、上記繰り返
される各熱処理を６００℃〜７２０℃の温度領域にて行
うことでブリッジング現象を好適に抑制することができ
るようになる。
【００１４】請求項４記載の発明は、請求項１〜３のい
ずれかに記載の発明は、前記金属を堆積して熱処理を施
し、その未反応金属を除去する工程を複数回繰り返した
後、前記熱処理に用いた温度よりも高い温度にて追加熱
処理を施すことをその要旨とする。
ずれかに記載の発明は、前記金属を堆積して熱処理を施
し、その未反応金属を除去する工程を複数回繰り返した
後、前記熱処理に用いた温度よりも高い温度にて追加熱
処理を施すことをその要旨とする。
【００１５】上記製造方法によれば、金属を堆積して熱
処理を施し、その未反応金属を除去する工程を複数回繰
り返した後、前記熱処理に用いた温度よりも高い温度に
て追加熱処理を施すことで、確実に低抵抗のシリサイド
を形成することができるようになる。
処理を施し、その未反応金属を除去する工程を複数回繰
り返した後、前記熱処理に用いた温度よりも高い温度に
て追加熱処理を施すことで、確実に低抵抗のシリサイド
を形成することができるようになる。
【００１６】請求項５記載の発明は、請求項４記載の発
明において、前記シリサイド化されるパターン化された
半導体は、ｎ型半導体であることをその要旨とする。ｎ
型半導体においては、シリサイド化を施す導電部の面積
が微細化するにつれて単位面積当たりの抵抗が顕著に上
昇する。
明において、前記シリサイド化されるパターン化された
半導体は、ｎ型半導体であることをその要旨とする。ｎ
型半導体においては、シリサイド化を施す導電部の面積
が微細化するにつれて単位面積当たりの抵抗が顕著に上
昇する。
【００１７】この点、上記製造方法によれば，ｎ型半導
体のシリサイド化に請求項４の方法を適用することで、
微細化に伴って単位面積当たりの抵抗が上昇する問題を
好適に抑制することができるようになる。また、この製
造方法は、上記請求項４記載の製造方法にとってその作
用効果が最も顕著となる製造方法でもある。
体のシリサイド化に請求項４の方法を適用することで、
微細化に伴って単位面積当たりの抵抗が上昇する問題を
好適に抑制することができるようになる。また、この製
造方法は、上記請求項４記載の製造方法にとってその作
用効果が最も顕著となる製造方法でもある。
【００１８】
【発明の実施の形態】以下、本発明にかかる半導体装置
の製造方法をＭＯＳ（Metal Oxside Semiconductor）
型トランジスタの製造方法に具体化した一実施形態につ
いて図面を参照しつつ説明する。
の製造方法をＭＯＳ（Metal Oxside Semiconductor）
型トランジスタの製造方法に具体化した一実施形態につ
いて図面を参照しつつ説明する。
【００１９】図１は、本実施形態にかかる半導体装置の
製造方法についてその製造手順を示す図である。この製
造に際してはまず、図１（ａ）に示すように、周知のＭ
ＯＳ型トランジスタの製造方法に従って、シリコン基板
１上に絶縁部や導電部を形成する。すなわち、例えば、
シリコン基板１上に、同基板１を各素子領域に分離する
（酸化シリコン）ＳｉＯ2からなる分離酸化膜２を形成
する。次に、同各素子領域にＳｉＯ2からなるゲート酸
化膜３、ゲート電極４となるポリシリコン膜を膜幅ｄ
（この例では０．２５μｍ）にて積層形成し、更に、こ
れらゲート酸化膜３及びポリシリコン膜の側壁にＳｉＯ
2からなるスペーサ５を形成する。そして、基板１の上
方からｎ型の不純物を注入することで、前記導電部とし
てのゲート電極４や、ソース領域７、ドレイン領域８を
形成する。
製造方法についてその製造手順を示す図である。この製
造に際してはまず、図１（ａ）に示すように、周知のＭ
ＯＳ型トランジスタの製造方法に従って、シリコン基板
１上に絶縁部や導電部を形成する。すなわち、例えば、
シリコン基板１上に、同基板１を各素子領域に分離する
（酸化シリコン）ＳｉＯ2からなる分離酸化膜２を形成
する。次に、同各素子領域にＳｉＯ2からなるゲート酸
化膜３、ゲート電極４となるポリシリコン膜を膜幅ｄ
（この例では０．２５μｍ）にて積層形成し、更に、こ
れらゲート酸化膜３及びポリシリコン膜の側壁にＳｉＯ
2からなるスペーサ５を形成する。そして、基板１の上
方からｎ型の不純物を注入することで、前記導電部とし
てのゲート電極４や、ソース領域７、ドレイン領域８を
形成する。
【００２０】上記態様にて絶縁部や導電部を形成した
後、図１（ｂ）に示すように、チタン薄膜９をスパッタ
法にて３００Å堆積する。その後、図１（ｃ）に示すよ
うに、ランプアニール（Rapid Thermal Annealing、以
下ＲＴＡ）装置によって、窒素（Ｎ2）雰囲気中、７０
０℃で１０秒間の熱処理を施した後、アンモニアと過酸
化水素水の混合溶液によって、前記導電部と反応しなか
ったチタンを除去する。このようにして、ブリッジング
を回避しつつ、上記ゲート電極４やソース領域７、ドレ
イン領域８の上表面にＣ４９相からなる高抵抗のチタン
シリサイド膜４ｓ’、７ｓ’、８ｓ’をそれぞれ形成す
る。
後、図１（ｂ）に示すように、チタン薄膜９をスパッタ
法にて３００Å堆積する。その後、図１（ｃ）に示すよ
うに、ランプアニール（Rapid Thermal Annealing、以
下ＲＴＡ）装置によって、窒素（Ｎ2）雰囲気中、７０
０℃で１０秒間の熱処理を施した後、アンモニアと過酸
化水素水の混合溶液によって、前記導電部と反応しなか
ったチタンを除去する。このようにして、ブリッジング
を回避しつつ、上記ゲート電極４やソース領域７、ドレ
イン領域８の上表面にＣ４９相からなる高抵抗のチタン
シリサイド膜４ｓ’、７ｓ’、８ｓ’をそれぞれ形成す
る。
【００２１】次に、図１（ｄ）に示すように、先の図１
（ｂ）に示した工程と同様、再度チタン薄膜９’を３０
０Å堆積する。そして、先の図１（ｃ）に示した工程と
同様にして、ＲＴＡ装置によるＮ2雰囲気中、７００℃
で１０秒間の熱処理、アンモニアと過酸化水素水の混合
溶液による未反応チタンの除去といった工程を繰り返
す。このようにして、ブリッジングを回避しつつ、上記
ゲート電極４やソース領域７、ドレイン領域８の上表面
に、十分な膜厚のＣ４９相からなる高抵抗のチタンシリ
サイド膜をそれぞれ形成する。その後、ＲＴＡ装置にて
Ｎ2雰囲気中、８５０℃で３０秒の追加熱処理を施すこ
とで、図（ｅ）に示されるように、上記ゲート電極４や
ソース領域７、ドレイン領域８の上表面に、Ｃ５４相か
らなる低抵抗のチタンシリサイド膜４ｓ、７ｓ、８ｓを
得る。
（ｂ）に示した工程と同様、再度チタン薄膜９’を３０
０Å堆積する。そして、先の図１（ｃ）に示した工程と
同様にして、ＲＴＡ装置によるＮ2雰囲気中、７００℃
で１０秒間の熱処理、アンモニアと過酸化水素水の混合
溶液による未反応チタンの除去といった工程を繰り返
す。このようにして、ブリッジングを回避しつつ、上記
ゲート電極４やソース領域７、ドレイン領域８の上表面
に、十分な膜厚のＣ４９相からなる高抵抗のチタンシリ
サイド膜をそれぞれ形成する。その後、ＲＴＡ装置にて
Ｎ2雰囲気中、８５０℃で３０秒の追加熱処理を施すこ
とで、図（ｅ）に示されるように、上記ゲート電極４や
ソース領域７、ドレイン領域８の上表面に、Ｃ５４相か
らなる低抵抗のチタンシリサイド膜４ｓ、７ｓ、８ｓを
得る。
【００２２】続く工程については、周知のＭＯＳ型トラ
ンジスタの製造方法と同様に行われる。次に、上記工程
によって得られるチタンシリサイド膜４ｓ、７ｓ、８ｓ
の特性について、発明者等による実験結果を図２に示
す。
ンジスタの製造方法と同様に行われる。次に、上記工程
によって得られるチタンシリサイド膜４ｓ、７ｓ、８ｓ
の特性について、発明者等による実験結果を図２に示
す。
【００２３】同図２は、上述した（イ）チタン薄膜の堆
積、（ロ）Ｎ2雰囲気中における７００℃で１０秒間の
熱処理、（ハ）未反応チタンの除去、といった３つの工
程を従来どおり１回のみ行った場合と、同３つの工程を
上記の例のように２回繰り返した場合、そして更には同
３つの工程を３回繰り返した場合のそれぞれについて、
ゲートの幅とゲート電極上に形成されたシリサイド膜の
単位面積当たりの抵抗値との関係を示している。なおこ
こで、ゲートの幅とは、先の図１に示される膜幅ｄのよ
うに、一般的に長方形状に形成されるゲートの短辺方向
の長さで定義してある。
積、（ロ）Ｎ2雰囲気中における７００℃で１０秒間の
熱処理、（ハ）未反応チタンの除去、といった３つの工
程を従来どおり１回のみ行った場合と、同３つの工程を
上記の例のように２回繰り返した場合、そして更には同
３つの工程を３回繰り返した場合のそれぞれについて、
ゲートの幅とゲート電極上に形成されたシリサイド膜の
単位面積当たりの抵抗値との関係を示している。なおこ
こで、ゲートの幅とは、先の図１に示される膜幅ｄのよ
うに、一般的に長方形状に形成されるゲートの短辺方向
の長さで定義してある。
【００２４】同図２から明らかなように、従来同様に上
記３つの工程を一回のみ行ってゲート電極上にシリサイ
ド膜を形成する場合（図２の一点鎖線参照）よりも、同
３つの工程を２回行ってシリサイド膜を形成する場合
（図２の実線太線参照）の方が、ゲートの幅が小さくな
る際に生じるシリサイド膜の単位面積当たりの抵抗値の
上昇が抑制されるようになる。また、上記３つの工程を
３回行って同シリサイド膜を形成した場合（図２の実線
細線参照）には、同抵抗値の上昇がいっそう抑制されて
いる。もっとも、上記３つの工程については、上記の例
の場合、これを２回繰り返すことでＣ５４相からなる低
抵抗のチタンシリサイド膜が得られているため、同例の
ように膜幅ｄが「０．２５μｍ」程度のものでは、この
繰り返し回数としても２回で必要十分ではある。そし
て、これから更に微細化が進む場合に、３回以上の繰り
返し回数が有効になってくる。
記３つの工程を一回のみ行ってゲート電極上にシリサイ
ド膜を形成する場合（図２の一点鎖線参照）よりも、同
３つの工程を２回行ってシリサイド膜を形成する場合
（図２の実線太線参照）の方が、ゲートの幅が小さくな
る際に生じるシリサイド膜の単位面積当たりの抵抗値の
上昇が抑制されるようになる。また、上記３つの工程を
３回行って同シリサイド膜を形成した場合（図２の実線
細線参照）には、同抵抗値の上昇がいっそう抑制されて
いる。もっとも、上記３つの工程については、上記の例
の場合、これを２回繰り返すことでＣ５４相からなる低
抵抗のチタンシリサイド膜が得られているため、同例の
ように膜幅ｄが「０．２５μｍ」程度のものでは、この
繰り返し回数としても２回で必要十分ではある。そし
て、これから更に微細化が進む場合に、３回以上の繰り
返し回数が有効になってくる。
【００２５】以上説明した本実施形態の製造方法によれ
ば、以下の効果が得られるようになる。 （１）チタン薄膜の堆積、７００℃で１０秒間の熱処
理、未反応チタンの除去といった工程を複数回繰り返す
ことで、ブリッジングを回避しつつ確実にシリサイドを
形成することができる。
ば、以下の効果が得られるようになる。 （１）チタン薄膜の堆積、７００℃で１０秒間の熱処
理、未反応チタンの除去といった工程を複数回繰り返す
ことで、ブリッジングを回避しつつ確実にシリサイドを
形成することができる。
【００２６】（２）未反応チタンを除去した後に追加熱
処理を施すことによってＣ５４からなる低抵抗なチタン
シリサイド膜を形成することができるようになる。 （３）Ｎ2雰囲気中で熱処理を施すことで、チタンとシ
リコンとが反応することによって生じるチタン薄膜の膜
厚のバラツキを好適に抑制することができ、シリサイド
化をいっそう好適に行うことができる。
処理を施すことによってＣ５４からなる低抵抗なチタン
シリサイド膜を形成することができるようになる。 （３）Ｎ2雰囲気中で熱処理を施すことで、チタンとシ
リコンとが反応することによって生じるチタン薄膜の膜
厚のバラツキを好適に抑制することができ、シリサイド
化をいっそう好適に行うことができる。
【００２７】なお、上記実施形態は、以下のように変更
して実施してもよい。 ・上記実施形態においては、シリサイド化を好適に行う
べくＮ2雰囲気中にて熱処理を施したが、アルゴン雰囲
気中又はアンモニア雰囲気中等にて熱処理を施してもよ
い。更に、こうした雰囲気に浸すことなく熱エネルギを
供給することでチタンとシリコンとの反応を生じさせる
ようにしてもよい。
して実施してもよい。 ・上記実施形態においては、シリサイド化を好適に行う
べくＮ2雰囲気中にて熱処理を施したが、アルゴン雰囲
気中又はアンモニア雰囲気中等にて熱処理を施してもよ
い。更に、こうした雰囲気に浸すことなく熱エネルギを
供給することでチタンとシリコンとの反応を生じさせる
ようにしてもよい。
【００２８】・上記シリサイド形成のための処理とし
て、チタン薄膜を３００Å堆積し、７００℃で１０秒間
の熱処理を施したが、この値は適宜変更して実施しても
よい。例えば、ゲートの高さが１０００Å〜２５００Å
程の素子サイズを有する半導体装置の製造に際しては、
１回当たり２００Å〜４００Åのチタン薄膜を堆積し、
６００℃〜７２０℃程で１０秒間の熱処理を施すことが
望ましい。更に、上記熱処理時間についても、例えばチ
タン薄膜及びその周辺に供給される熱エネルギを一定に
するなど熱処理に用いる温度との兼ね合いを考慮しつ
つ、適宜変更することができる。
て、チタン薄膜を３００Å堆積し、７００℃で１０秒間
の熱処理を施したが、この値は適宜変更して実施しても
よい。例えば、ゲートの高さが１０００Å〜２５００Å
程の素子サイズを有する半導体装置の製造に際しては、
１回当たり２００Å〜４００Åのチタン薄膜を堆積し、
６００℃〜７２０℃程で１０秒間の熱処理を施すことが
望ましい。更に、上記熱処理時間についても、例えばチ
タン薄膜及びその周辺に供給される熱エネルギを一定に
するなど熱処理に用いる温度との兼ね合いを考慮しつ
つ、適宜変更することができる。
【００２９】・また、追加熱処理における温度や処理時
間の設定態様についてもこれに限られない。例えば、ゲ
ートの高さが１０００Å〜２５００Å程の素子サイズを
有する半導体装置の製造に際しては、８００℃〜９００
℃の温度において、１０秒か〜６０秒の処理時間にて熱
処理を施すことが望ましい。
間の設定態様についてもこれに限られない。例えば、ゲ
ートの高さが１０００Å〜２５００Å程の素子サイズを
有する半導体装置の製造に際しては、８００℃〜９００
℃の温度において、１０秒か〜６０秒の処理時間にて熱
処理を施すことが望ましい。
【００３０】・更に、上記熱処理は、必ずしもＲＴＡ装
置を用いたものに限られない。ヒータやレーザ等、要は
チタン薄膜及びその周囲に熱エネルギを供給することが
できればよい。
置を用いたものに限られない。ヒータやレーザ等、要は
チタン薄膜及びその周囲に熱エネルギを供給することが
できればよい。
【００３１】・上記実施形態においては、ｎ型半導体表
面をシリサイド化する例について示したが、ｐ型半導体
表面のシリサイド化に本発明を適用してもよい。図３
に、先の図１に示す手順に準じた手順にてｐ型半導体表
面をシリサイド化した場合について、ゲート電極表面に
形成されたシリサイド膜の膜厚と、同シリサイド膜の単
位面積当たりの抵抗値との関係を示す。同図３に示され
るように、ｐ型半導体表面のシリサイド化に関しては、
もともと細線効果が生じにくいものの、この場合も、チ
タン薄膜の堆積、Ｎ2雰囲気中における７００℃で１０
秒間の熱処理、未反応チタンの除去といった工程を複数
回繰り返すことで、同抵抗値の上昇が抑制されることが
わかる。
面をシリサイド化する例について示したが、ｐ型半導体
表面のシリサイド化に本発明を適用してもよい。図３
に、先の図１に示す手順に準じた手順にてｐ型半導体表
面をシリサイド化した場合について、ゲート電極表面に
形成されたシリサイド膜の膜厚と、同シリサイド膜の単
位面積当たりの抵抗値との関係を示す。同図３に示され
るように、ｐ型半導体表面のシリサイド化に関しては、
もともと細線効果が生じにくいものの、この場合も、チ
タン薄膜の堆積、Ｎ2雰囲気中における７００℃で１０
秒間の熱処理、未反応チタンの除去といった工程を複数
回繰り返すことで、同抵抗値の上昇が抑制されることが
わかる。
【００３２】・上記実施形態においては、未反応チタン
を除去した後に追加熱処理を施したが、これについては
必ずしも行わなくてもよい。この場合にも、チタン薄膜
の堆積、熱処理、未反応チタンの除去といった工程を複
数回繰り返すことで、ブリッジングを回避しつつシリサ
イドを形成することはできる。
を除去した後に追加熱処理を施したが、これについては
必ずしも行わなくてもよい。この場合にも、チタン薄膜
の堆積、熱処理、未反応チタンの除去といった工程を複
数回繰り返すことで、ブリッジングを回避しつつシリサ
イドを形成することはできる。
【００３３】・上記実施形態においては、チタンを用い
てシリサイドを形成したが、これに限られない。例え
ば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等、サリサイ
ド化において一般に用いられている金属や、モリブデン
（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハ
フニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎ
ｂ）、バナジウム（Ｖ）、レニウム（Ｒｅ）、クロム
（Ｃｒ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、オスミ
ウム（Ｏｓ）、ロジウム（Ｒｈ）等の金属も同様に用い
ることができる。
てシリサイドを形成したが、これに限られない。例え
ば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等、サリサイ
ド化において一般に用いられている金属や、モリブデン
（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハ
フニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎ
ｂ）、バナジウム（Ｖ）、レニウム（Ｒｅ）、クロム
（Ｃｒ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、オスミ
ウム（Ｏｓ）、ロジウム（Ｒｈ）等の金属も同様に用い
ることができる。
【００３４】・上記実施形態においては、ＭＯＳ型トラ
ンジスタのゲート電極や、ソース領域、ドレイン領域に
自己整合的にシリサイドを形成する場合に、本発明を適
用したがこれに限られない。要は、何らかの理由で金属
と半導体とを熱処理にて反応させ、シリサイドを形成す
る半導体装置の製造方法であれば、本発明を適用するこ
とはできる。
ンジスタのゲート電極や、ソース領域、ドレイン領域に
自己整合的にシリサイドを形成する場合に、本発明を適
用したがこれに限られない。要は、何らかの理由で金属
と半導体とを熱処理にて反応させ、シリサイドを形成す
る半導体装置の製造方法であれば、本発明を適用するこ
とはできる。
【図１】本発明の半導体装置の製造方法の一実施形態に
ついて、その製造手順を示す断面図。
ついて、その製造手順を示す断面図。
【図２】ｎ型半導体に形成されるシリサイド膜について
その膜幅と抵抗との関係を示すグラフ。
その膜幅と抵抗との関係を示すグラフ。
【図３】ｐ型半導体に形成されるシリサイド膜について
その膜幅と抵抗との関係を示すグラフ。
その膜幅と抵抗との関係を示すグラフ。
１…シリコン基板、２…分離酸化膜、３…ゲート酸化
膜、４…ゲート電極、５…スペーサ、７…ソース領域、
８…ドレイン領域、４ｓ、７ｓ、８ｓ…チタンシリサイ
ド膜、９…チタン薄膜。
膜、４…ゲート電極、５…スペーサ、７…ソース領域、
８…ドレイン領域、４ｓ、７ｓ、８ｓ…チタンシリサイ
ド膜、９…チタン薄膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 4M104 BB01 BB19 BB20 BB21 BB22 BB24 BB25 BB26 BB27 BB28 CC01 CC05 DD02 DD79 DD80 DD84 EE09 5F033 HH04 HH25 HH26 HH27 HH28 HH29 HH30 KK25 KK26 KK27 KK28 KK29 KK30 MM07 QQ70 QQ73 VV06 WW01 WW03 XX10 5F040 DA10 DC01 EC07 EC13 EH02 EK01 FA05 FC18 FC19
Claims (5)
- 【請求項１】半導体装置にシリサイドを備える導電部を
形成する方法において、 前記導電部となるパターン化された半導体膜の上方から
金属を堆積する工程と、前記半導体膜に対して熱処理を
施す工程と、未反応金属を除去する工程とを各々複数回
繰り返すことを特徴とする半導体装置の製造方法。 - 【請求項２】基板上に半導体からなるゲート電極を形成
し、同ゲート電極の側壁にスペーサを形成した後、前記
基板上方から金属を堆積して熱処理を施すことによって
自己整合的に同ゲート電極等の導電部にシリサイドを生
成する半導体装置の製造方法において、 前記金属を堆積して熱処理を施し、その未反応金属を除
去する工程を複数回繰り返すことを特徴とする半導体装
置の製造方法。 - 【請求項３】前記ゲートは、その高さが１０００Å〜２
５００Åであり、前記繰り返される各熱処理は６００℃
〜７２０℃の温度領域にて行われる請求項２記載の半導
体装置の製造方法。 - 【請求項４】請求項１〜３のいずれかに記載の半導体装
置の製造方法において、 前記金属を堆積して熱処理を施し、その未反応金属を除
去する工程を複数回繰り返した後、前記熱処理に用いた
温度よりも高い温度にて追加熱処理を施すことを特徴と
する半導体装置の製造方法。 - 【請求項５】前記シリサイド化されるパターン化された
半導体は、ｎ型半導体であることを特徴とする請求項４
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201248A JP2002025940A (ja) | 2000-07-03 | 2000-07-03 | 半導体装置の製造方法 |
| US09/892,893 US20020048945A1 (en) | 2000-07-03 | 2001-06-28 | Method for manufacturing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201248A JP2002025940A (ja) | 2000-07-03 | 2000-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002025940A true JP2002025940A (ja) | 2002-01-25 |
Family
ID=18698976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000201248A Pending JP2002025940A (ja) | 2000-07-03 | 2000-07-03 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US20020048945A1 (ja) |
| JP (1) | JP2002025940A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10209059A1 (de) * | 2002-03-01 | 2003-09-18 | Advanced Micro Devices Inc | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und ein Verfahren zur Herstellung des Halbleiterelements |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| US6821887B2 (en) | 2002-07-31 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of forming a metal silicide gate in a standard MOS process sequence |
| KR100464651B1 (ko) * | 2002-05-16 | 2005-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7217657B2 (en) | 2002-02-28 | 2007-05-15 | Advanced Micro Devices, Inc. | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device |
| US7226859B2 (en) | 2002-02-28 | 2007-06-05 | Advanced Micro Devices, Inc. | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4146859B2 (ja) * | 2004-11-30 | 2008-09-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US20090017586A1 (en) * | 2007-07-09 | 2009-01-15 | International Business Machines Corporation | Channel stress modification by capped metal-semiconductor layer volume change |
-
2000
- 2000-07-03 JP JP2000201248A patent/JP2002025940A/ja active Pending
-
2001
- 2001-06-28 US US09/892,893 patent/US20020048945A1/en not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7217657B2 (en) | 2002-02-28 | 2007-05-15 | Advanced Micro Devices, Inc. | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device |
| US7226859B2 (en) | 2002-02-28 | 2007-06-05 | Advanced Micro Devices, Inc. | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
| DE10209059A1 (de) * | 2002-03-01 | 2003-09-18 | Advanced Micro Devices Inc | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und ein Verfahren zur Herstellung des Halbleiterelements |
| US7115464B2 (en) | 2002-03-01 | 2006-10-03 | Advanced Micro Devices, Inc. | Semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device |
| DE10209059B4 (de) * | 2002-03-01 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
| KR100464651B1 (ko) * | 2002-05-16 | 2005-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6821887B2 (en) | 2002-07-31 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of forming a metal silicide gate in a standard MOS process sequence |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
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