JP2003303786A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シリサイド膜中の結晶粒の凝集による結晶粒
の粗大化，不均一化を抑制し、低抵抗で信頼性の高いシ
リサイド膜を形成する。 【解決手段】 ゲート電極４及び高濃度ソース・ドレイ
ン領域７上に多結晶体の第１のコバルトシリサイド膜１
０ａを選択的に残置させる。その後、基板上にチタン膜
１２を堆積した後、半導体基板１に第２の短時間熱処理
（ＲＴＡ）を施して、第１のコバルトシリサイド膜１０
ａの結晶粒界にチタン１２ａを拡散して、第２のコバル
トシリサイド膜１０ｂ（Ｃｏ₂ＳｉとＣｏＳｉとＴｉの
混合体）を形成する。その後、チタン膜１２及び表面の
ＴｉＮを選択的に除去する。その後、第３の短時間熱処
理を施して、第２のコバルトシリサイド膜１０ｂを構造
的に安定な多結晶構造の第３のコバルトシリサイド膜１
０ｃ（ＣｏＳｉ₂とＴｉの混合体）に変える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に金属をシリサイド化させてなる
シリサイド層を有する構造及びその形成方法に関するも
のである。

【０００２】

【従来の技術】近年、半導体装置の微細化・高集積化に
つれて、ＭＩＳ型半導体装置のゲート電極や拡散層の低
抵抗化を図るための方法として、コバルト（Ｃｏ）を用
いて自己整合的にゲート電極や拡散層にシリサイド膜を
形成する、いわゆるサリサイドプロセスがよく知られて
いる。以下、従来のサリサイドプロセスを用いた半導体
装置の製造方法について説明する。

【０００３】図９（ａ）〜図９（ｅ）は、従来例のサリ
サイドプロセスを用いた半導体装置の製造工程を示す断
面図である。

【０００４】まず、図９（ａ）に示す工程で、半導体基
板１０１に活性領域を囲むトレンチ型の素子分離用絶縁
膜１０２を形成した後、半導体基板１０１の活性領域上
にシリコン酸化膜からなるゲート絶縁膜１０３を形成す
る。その後、基板上にポリシリコン膜を堆積した後、リ
ソグラフィ及びドライエッチングにより、ポリシリコン
膜をパターニングして、ゲート絶縁膜１０３上にゲート
電極１０４を形成する。その後、ゲート電極１０４およ
び素子分離用絶縁膜１０２をマスクとして活性領域に低
濃度の不純物イオンを注入して、ＬＤＤ領域１０５をゲ
ート電極１０４に対して自己整合的に形成する。その
後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸
化膜をエッチバックすることにより、ゲート電極１０４
の側面上に酸化膜からなるサイドウォール１０６を形成
する。その後、ゲート電極１０４、サイドウォール１０
６および素子分離用絶縁膜１０２をマスクとして活性領
域に高濃度の不純物イオンを注入して、高濃度ソース・
ドレイン領域１０７をゲート電極１０４に対して自己整
合的に形成する。

【０００５】次に、図９（ｂ）に示す工程で、スパッタ
リング法により、基板上に、コバルト膜１０８を堆積し
た後、コバルト膜１０８上に窒化チタン膜１０９を堆積
する。

【０００６】次に、図９（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１０１に４００〜５００℃程度
の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート
電極１０４及び高濃度ソース・ドレイン領域１０７の露
出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１１０ａ（ＣｏＳｉとＣｏ₂Ｓｉとの混
合体）を形成する。このとき、コバルト膜１０８のうち
サイドウォール１０６及び素子分離用絶縁膜１０２など
の絶縁膜上に位置する部分はシリサイド化されることは
なく、未反応のままのコバルト膜１０８ａが残存する。

【０００７】次に、図９（ｄ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
１０９及び未反応のまま残存するコバルト膜１０８ａを
選択的に除去することによって、ゲート電極１０４及び
高濃度ソース・ドレイン領域１０７上に多結晶体の第１
のコバルトシリサイド膜１１０ａを選択的に残置させ
る。

【０００８】次に、図９（ｅ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１０１を８００〜９００℃程度
の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１の
コバルトシリサイド膜１１０ａを構造的に安定な第２の
コバルトシリサイド膜１１０ｂ（ＣｏＳｉ₂膜）に変換
する。この結果、第２のコバルトシリサイド膜１１０ｂ
のシート抵抗は第１のコバルトシリサイド膜１１０ａの
シート抵抗よりも小さくなり、ゲート電極１０４及び高
濃度ソース・ドレイン領域１０７の低抵抗化を図ること
ができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のサリサイドプロセスを用いた半導体装置の
製造方法においては、シリサイド膜の凝集による影響を
受けやすく、シリサイド膜の抵抗値が高抵抗化するとい
う不具合があった。ゲート電極やソース・ドレイン領域
の上に、シリサイド化反応によって形成されたコバルト
シリサイドの結晶粒は、６５０℃以上の熱処理を受ける
と凝集するという性質を有する。そのため、安定なコバ
ルトシリサイド膜を形成するために必要な第２の短時間
熱処理（８００〜９００℃）を行なうと、結晶粒の凝集
によって、コバルトシリサイド膜の一部が破断したり、
極端に薄くなるという現象が見られた。

【００１０】図１０（ａ），（ｂ）は、それぞれ図９
（ｄ），（ｅ）の工程における半導体装置の形状を示す
断面図である。図１０（ａ）に示すように、第１の短時
間熱処理後に未反応なコバルト膜を除去して形成したコ
バルトシリサイド膜１１０ａは、比較的小さな粒径を有
する多くの結晶が連続した厚みのほぼ均一な１つの膜と
なっている。しかしながら、図１０（ｂ）に示すよう
に、第２の短時間熱処理によってコバルト結晶粒が凝集
して合体し各結晶の粒径が増大することによって、部分
的に膜厚が極端に薄くなって第２のコバルトシリサイド
膜１１０ｂの厚みの均一性が失われたり、第２のコバル
トシリサイド膜１１０ｂの分断部分１１１が生じてコバ
ルトシリサイド膜の連続性が失われることがある。その
結果、第２のコバルトシリサイド膜１１０ｂの導電性が
悪化し抵抗値が大幅に増大するため、ゲート電極１０４
及び高濃度ソース・ドレイン領域１０７の低抵抗化が難
しくなってきている。

【００１１】このようなシリサイド膜中の結晶粒の凝集
の原因は以下のように考えられる。コバルトシリサイド
膜が６５０℃以上の温度になると、各結晶粒中のコバル
ト原子が表面拡散をし始め、このコバルト原子の移動に
応じて界面エネルギーが最小になるように、各結晶粒が
移動する流動化が生じて全体の構造が変化する。つま
り、結晶方位の近い複数の結晶粒同士が合体して１つの
結晶粒になったり、ある結晶粒が粒界部分を取り込んで
大きな結晶粒に成長するなど、結晶粒の凝集が生じると
考えられている。

【００１２】特に、最近では、ゲート長が０．１μｍ程
度になるなどゲート電極，配線などの寸法が細線化され
ているので、上述のような凝集が生じると抵抗値の増大
だけでなくシリサイド配線の断線をも引き起こすおそれ
がある。また、最近では、ソース・ドレイン領域もシャ
ロー化されて浅くなっていることから、結晶粒の凝集に
よる部分的な結晶粒の粗大化などが生じると、シリサイ
ド膜の一部がＰＮ接合部に極端に近づくことによって接
合リークが増大するおそれもある。

【００１３】本発明の目的は、シリサイド膜中の結晶粒
の凝集による結晶粒の粗大化，不均一化を抑制する手段
を講ずることにより、低抵抗で信頼性の高いシリサイド
膜を有する半導体装置及びその製造方法を提供すること
である。

【００１４】

【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、基板の半導体層の上
に第１の金属膜を形成する工程（ａ）と、第１の熱処理
により、第１の金属膜と半導体層との間でシリサイド化
反応を起こさせて、半導体層の上に多結晶構造の第１の
シリサイド膜を形成する工程（ｂ）と、工程（ｂ）の
後、第１の金属膜の未反応部を除去する工程（ｃ）と、
工程（ｃ）の後、基板上に第２の金属膜を形成する工程
（ｄ）と、工程（ｄ）の後、第２の熱処理により、第２
の金属膜の金属を上記第１のシリサイド膜の結晶粒界に
拡散させて第２のシリサイド膜を形成する工程（ｅ）
と、工程（ｅ）の後、第２の金属膜を除去する工程
（ｆ）と、工程（ｆ）の後、第３の熱処理により、第２
のシリサイド膜を構造的に安定な多結晶構造の第３のシ
リサイド膜に変えて、第３のシリサイド膜を上記部材の
少なくとも一部とする工程（ｇ）とを含んでいる。

【００１５】本発明の第２の半導体装置の製造方法は、
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に第１の金属膜を
形成する工程（ａ）と、第１の熱処理により、第１の金
属膜と半導体層との間でシリサイド化反応を起こさせ
て、半導体層の上に多結晶構造の第１のシリサイド膜を
形成する工程（ｂ）と、工程（ｂ）の後、第１の金属膜
の未反応部を除去する工程（ｃ）と、工程（ｃ）の後、
第２の熱処理により、第１のシリサイド膜を構造的に安
定な多結晶構造の第２のシリサイド膜に変える工程
（ｄ）と、工程（ｄ）の後、基板上に第２の金属膜を形
成する工程（ｅ）と、工程（ｅ）の後、第３の熱処理に
より、第２の金属膜の金属を第２のシリサイド膜の結晶
粒界に拡散させて第３のシリサイド膜に変えて、第３の
シリサイド膜を部材の少なくとも一部とする工程（ｆ）
と、工程（ｆ）の後、第２の金属膜を除去する工程
（ｇ）とを含んでいる。

【００１６】上記第１の金属膜しては、コバルト膜を用
いることが好ましい。

【００１７】また、上記第２の金属膜としては、チタン
膜を用いることが好ましい。

【００１８】本発明の第３の半導体装置の製造方法は、
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に金属膜を形成す
る工程（ａ）と、第１の熱処理により、金属膜と半導体
層との間でシリサイド化反応を起こさせて、半導体層の
上に多結晶構造の第１のシリサイド膜を形成する工程
（ｂ）と、工程（ｂ）の後、金属膜の未反応部を除去す
る工程（ｃ）と、工程（ｃ）の後、不純物ガス雰囲気中
で第２の熱処理を行い、不純物ガスの拡散不純物を第１
のシリサイド膜の結晶粒界に拡散させて第２のシリサイ
ド膜を形成する工程（ｄ）と、工程（ｄ）の後、第３の
熱処理により、第２のシリサイド膜を構造的に安定な多
結晶構造の第３のシリサイド膜に変えて、第３のシリサ
イド膜を部材の少なくとも一部とする工程（ｅ）とを含
んでいる。

【００１９】本発明の第４の半導体装置の製造方法は、
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に金属膜を形成す
る工程（ａ）と、第１の熱処理により、金属膜と半導体
層との間でシリサイド化反応を起こさせて、半導体層の
上に多結晶構造の第１のシリサイド膜を形成する工程
（ｂ）と、工程（ｂ）の後、金属膜の未反応部を除去す
る工程（ｃ）と、工程（ｃ）の後、第２の熱処理によ
り、第１のシリサイド膜を構造的に安定な多結晶構造の
第２のシリサイド膜に変える工程（ｄ）と、工程（ｄ）
の後、不純物ガス雰囲気中で第３の熱処理を行い、不純
物ガスに含まれる耐熱向上用不純物を第２のシリサイド
膜の結晶粒界に拡散させて第３のシリサイド膜に変え
て、第３のシリサイド膜を上記部材の少なくとも一部と
する工程（ｅ）とを含んでいる。

【００２０】上記金属膜としては、コバルト膜を用いる
ことが好ましい。

【００２１】また、上記第３及び第４の半導体装置の製
造方法において、不純物ガスは、四塩化チタンガスまた
はアンモニアガスであり、耐熱向上用不純物は、チタン
または窒素である。

【００２２】上記半導体層を、ＭＩＳＦＥＴのゲート電
極の一部とし、上記工程（ａ）の前に、ポリシリコン膜
を堆積する工程と、上記工程（ａ）の前又は後に、上記
ゲート電極を形成する工程とをさらに含むことにより、
断線のない低抵抗化されたゲート電極を有するＭＩＳＦ
ＥＴを形成することができる。

【００２３】上記半導体層を、ＭＩＳＦＥＴのソース・
ドレイン領域の一部とし、上記工程（ａ）の前に、上記
半導体層を含む活性領域の上に、ゲート絶縁膜及びゲー
ト電極を形成する工程と、上記ゲート電極の側面上に絶
縁体サイドウォールを形成する工程と、上記活性領域の
うち上記ゲート電極の両側方に位置する領域にソース・
ドレイン領域を形成する工程とをさらに含むことによ
り、ソース・ドレイン領域にゲート電極に対して自己整
合的にシリサイド層を設けることができる。

【００２４】本発明の半導体装置は、半導体層を有する
基板と、上記半導体層の上に形成されたシリサイド層を
備え、上記シリサイド層中に耐熱向上用不純物が拡散さ
れている。

【００２５】上記シリサイド層は、コバルトシリサイド
層であることが好ましい。また、上記耐熱向上用不純物
は、チタンであることが好ましい。

【００２６】上記半導体層及び上記シリサイド層とによ
って、ＭＩＳＦＥＴのゲート電極やソース・ドレイン領
域を構成することができる。

【００２７】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００２８】（第１の実施形態）図１（ａ）〜図１
（ｃ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の
実施形態の半導体装置の製造工程を示す断面図である。

【００２９】まず、図１（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４，サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。

【００３０】次に、図１（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約１０ｎｍの窒化チタン膜９を堆積する。

【００３１】次に、図１（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で９０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１０ａ（Ｃｏ₂ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜１０ａは、微
結晶の集合体になっていると考えられており、実際に図
１（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。

【００３２】次に、図２（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜１０ａを選択的に残置させる。

【００３３】次に、図２（ｂ）に示す工程で、基板上に
厚み約１０ｎｍのチタン（Ｔｉ）膜１２を堆積する。そ
の後、窒素ガス雰囲気中で、半導体基板１に３５０〜５
００℃程度の温度で９０秒程度の第２の短時間熱処理
（ＲＴＡ）を施して、第１のコバルトシリサイド膜１０
ａ（Ｃｏ₂ＳｉとＣｏＳｉの混合体）の結晶粒界にチタ
ン（Ｔｉ）１２ａを拡散して、結晶粒界にチタン１２ａ
が拡散された第２のコバルトシリサイド膜１０ｂ（Ｃｏ
₂ＳｉとＣｏＳｉとＴｉの混合体）を形成する。このと
き、窒素ガス雰囲気中で第２の短時間熱処理を行うこと
により、チタン膜１２の表面は窒化されＴｉＮ化（図示
せず）される。

【００３４】次に、図２（ｃ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、チタン膜１２
及び表面のＴｉＮを選択的に除去する。その後、窒素ガ
ス雰囲気中で、半導体基板１に８００〜９００℃程度の
温度で１０秒程度の第３の短時間熱処理（ＲＴＡ）を施
して、第２のコバルトシリサイド膜１０ｂを構造的に安
定な多結晶構造の第３のコバルトシリサイド膜１０ｃ
（ＣｏＳｉ₂とＴｉの混合体）に変える。なお、第３の
短時間熱処理は、窒素ガス雰囲気中の代わりに真空中や
アルゴン雰囲気中で行ってもよい。

【００３５】本実施形態によれば、図２（ｂ）に示す工
程で、第１のコバルトシリサイド膜１０ａ（Ｃｏ₂Ｓｉ
とＣｏＳｉの混合体）の結晶粒界にチタン（Ｔｉ）１２
ａを拡散して、結晶粒界にチタン１２ａが拡散された第
２のコバルトシリサイド膜１０ｂ（Ｃｏ₂ＳｉとＣｏＳ
ｉとＴｉの混合体）を形成することによって、耐熱性を
向上することができる。これは、ＣｏＴｉミキシング層
が結晶粒界に形成され、ＣｏおよびＳｉの粒界拡散が抑
制されるためだと考えられる。

【００３６】なお、本実施形態の図２（ｂ）に示す工程
で、金属膜としてチタン膜１２を用いて説明したが、タ
ングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタル
（Ｔａ）膜を用いても良い。

【００３７】（第２の実施形態）図３（ａ）〜図３
（ｃ）及び図４（ａ）〜図４（ｃ）は、本発明の第２の
実施形態の半導体装置の製造工程を示す断面図である。

【００３８】まず、図３（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４，サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。

【００３９】次に、図３（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約１０ｎｍの窒化チタン膜９を堆積する。

【００４０】次に、図３（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で９０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜２０ａ（Ｃｏ₂ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜２０ａは、微
結晶の集合体になっていると考えられており、実際に図
３（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。

【００４１】次に、図４（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜２０ａを選択的に残置させる。

【００４２】次に、図４（ｂ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、第１のコバルトシリサイド膜２０ａを構造的に安定
な多結晶構造の第２のコバルトシリサイド膜２０ｂ（Ｃ
ｏＳｉ₂）に変える。なお、第２の短時間熱処理は、窒
素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で
行ってもよい。

【００４３】次に、図４（ｃ）に示す工程で、基板上に
厚み約１０ｎｍのチタン（Ｔｉ）膜１２を堆積する。そ
の後、窒素ガス雰囲気中で、半導体基板１に３５０〜５
００℃程度の温度で９０秒程度の第３の短時間熱処理
（ＲＴＡ）を施して、第２のコバルトシリサイド膜２０
ｂ（ＣｏＳｉ₂）の結晶粒界にチタン（Ｔｉ）１２ａを
拡散して、結晶粒界にチタン１２ａが拡散された第３の
コバルトシリサイド膜２０ｃ（ＣｏＳｉ₂とＴｉの混合
体）を形成する。このとき、窒素ガス雰囲気中で第３の
短時間熱処理を行うことにより、チタン膜１２の表面は
窒化されＴｉＮ化（図示せず）される。

【００４４】その後、硫酸と過酸化水素水の混合液など
の溶液を用いて、チタン膜１２及び表面のＴｉＮを選択
的に除去して、ゲート電極４及び高濃度ソース・ドレイ
ン領域７上に第３のコバルトシリサイド膜２０ｃが形成
された構成を得る。

【００４５】本実施形態によれば、図４（ｃ）に示す工
程で、第２のコバルトシリサイド膜２０ｂ（ＣｏＳ
ｉ₂）の結晶粒界にチタン（Ｔｉ）１２ａを拡散して、
結晶粒界にチタン１２ａが拡散された第３のコバルトシ
リサイド膜２０ｃ（ＣｏＳｉ₂とＴｉの混合体）を形成
することによって、耐熱性を向上することができる。こ
れは、ＣｏＴｉミキシング層が結晶粒界に形成され、Ｃ
ｏおよびＳｉの粒界拡散が抑制されるためだと考えられ
る。

【００４６】なお、本実施形態の図４（ｃ）に示す工程
で、金属膜としてチタン膜１２を用いて説明したが、タ
ングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタル
（Ｔａ）膜を用いても良い。

【００４７】（第３の実施形態）図５（ａ）〜図５
（ｃ）及び図６（ａ）〜図６（ｃ）は、本発明の第３の
実施形態の半導体装置の製造工程を示す断面図である。

【００４８】まず、図５（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４，サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。

【００４９】次に、図５（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約１０ｎｍの窒化チタン膜９を堆積する。

【００５０】次に、図５（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で９０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜３０ａ（Ｃｏ₂ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜３０ａは、微
結晶の集合体になっていると考えられており、実際に図
５（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。

【００５１】次に、図６（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜３０ａを選択的に残置させる。

【００５２】次に、図６（ｂ）に示す工程で、四塩化チ
タン（ＴｉＣｌ₄）ガス雰囲気中で、半導体基板１に３
５０〜５００℃程度の温度で９０秒程度の第２の短時間
熱処理（ＲＴＡ）を施して、第１のコバルトシリサイド
膜３０ａ（Ｃｏ₂ＳｉとＣｏＳｉの混合体）の結晶粒界
にチタン（Ｔｉ）１３を拡散して、結晶粒界にチタン１
３が拡散された第２のコバルトシリサイド膜３０ｂ（Ｃ
ｏ₂ＳｉとＣｏＳｉとＴｉの混合体）を形成する。

【００５３】次に、図６（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第３の短時間熱処理（ＲＴＡ）を施し
て、第２のコバルトシリサイド膜３０ｂを構造的に安定
な多結晶構造の第３のコバルトシリサイド膜３０ｃ（Ｃ
ｏＳｉ₂とＴｉの混合体）に変える。なお、第３の短時
間熱処理は、窒素ガス雰囲気中の代わりに真空中やアル
ゴン雰囲気中で行ってもよい。

【００５４】本実施形態によれば、図６（ｂ）に示す工
程で、第１のコバルトシリサイド膜３０ａ（Ｃｏ₂Ｓｉ
とＣｏＳｉの混合体）の結晶粒界にチタン（Ｔｉ）１３
を拡散して、結晶粒界にチタン１３が拡散された第２の
コバルトシリサイド膜３０ｂ（Ｃｏ₂ＳｉとＣｏＳｉと
Ｔｉの混合体）を形成することによって、耐熱性を向上
することができる。これは、ＣｏＴｉミキシング層が結
晶粒界に形成され、ＣｏおよびＳｉの粒界拡散が抑制さ
れるためだと考えられる。

【００５５】本実施形態の図６（ｂ）に示す工程で、第
２の短時間熱処理の雰囲気ガスとして四塩化チタン（Ｔ
ｉＣｌ₄）ガスを用いて説明したが、アンモニアガス
（ＮＨ₄）雰囲気中で行っても良い。

【００５６】（第４の実施形態）図７（ａ）〜図７
（ｃ）及び図８（ａ）〜図８（ｃ）は、本発明の第２の
実施形態の半導体装置の製造工程を示す断面図である。

【００５７】まず、図７（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４，サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。

【００５８】次に、図７（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約１０ｎｍの窒化チタン膜９を堆積する。

【００５９】次に、図７（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で９０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜４０ａ（Ｃｏ₂ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜４０ａは、微
結晶の集合体になっていると考えられており、実際に図
７（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。

【００６０】次に、図８（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜４０ａを選択的に残置させる。

【００６１】次に、図８（ｂ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、第１のコバルトシリサイド膜４０ａを構造的に安定
な多結晶構造の第２のコバルトシリサイド膜４０ｂ（Ｃ
ｏＳｉ₂）に変える。なお、第２の短時間熱処理は、窒
素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で
行ってもよい。

【００６２】次に、図８（ｃ）に示す工程で、四塩化チ
タン（ＴｉＣｌ₄）ガス雰囲気中で、半導体基板１に３
５０〜５００℃程度の温度で９０秒程度の第３の短時間
熱処理（ＲＴＡ）を施して、第２のコバルトシリサイド
膜４０ｂ（ＣｏＳｉ₂）の結晶粒界にチタン（Ｔｉ）１
３を拡散して、結晶粒界にチタン１３が拡散された第３
のコバルトシリサイド膜４０ｃ（ＣｏＳｉ₂とＴｉの混
合体）を形成する。

【００６３】本実施形態によれば、図８（ｃ）に示す工
程で、第２のコバルトシリサイド膜４０ｂ（ＣｏＳ
ｉ₂）の結晶粒界にチタン（Ｔｉ）１３を拡散して、結
晶粒界にチタン１３が拡散された第３のコバルトシリサ
イド膜４０ｃ（ＣｏＳｉ₂とＴｉの混合体）を形成する
ことによって、耐熱性を向上することができる。これ
は、ＣｏＴｉミキシング層が結晶粒界に形成され、Ｃｏ
およびＳｉの粒界拡散が抑制されるためだと考えられ
る。

【００６４】なお、本実施形態の図８（ｃ）に示す工程
で、第３の短時間熱処理の雰囲気ガスとして四塩化チタ
ン（ＴｉＣｌ₄）ガスを用いて説明したが、アンモニア
ガス（ＮＨ₄）雰囲気中で行っても良い。

【００６５】（その他の実施形態）上記第１〜第４の実
施形態において、コバルト膜上に窒化チタン膜を用いて
説明したが、窒化膜や酸化膜でもよい。

【００６６】また、半導体基板として、バルクの半導体
基板だけでなく、ＳＯＩ基板を用いてもよく、シリコン
基板以外の半導体基板であってもよい。また、例えばシ
リコン基板にＳｉＧｅ層，ＳｉＧｅＣ層を設けたヘテロ
接合を有するものであってもよい。

【００６７】さらに、シリサイド層を形成する対象部材
は、ゲート電極，ゲート配線だけでもよい。その場合、
次の２つのケースが考えられる。第１の方法は、まず、
ポリシリコン膜をパターニングして、ゲート電極，ゲー
ト配線を形成してからシリサイド化処理を行なう方法で
ある。第２の方法は、ポリシリコン膜と金属膜とを積層
し、金属膜のシリサイド化を行なって第１のシリサイド
膜を形成してから、ポリサイド膜をパターニングしてゲ
ート電極，ゲート配線を形成する方法である。この第２
の方法の場合、第１のシリサイド膜から本発明の第２，
第３のシリサイド膜を形成する工程は、ポリサイド膜の
パターニング前に行なってもよいし、ポリサイド膜のパ
ターニング後に行なってもよい。

【００６８】また、シリサイド層を形成する対象部材
は、ゲート電極，ゲート配線だけでなく、ポリシリコン
配線，ポリシリコン電極（パッド）など金属のシリサイ
ド化処理が可能な材料からなる他の部材であってもよ
い。例えば、ＤＲＡＭメモリセルトランジスタにおいて
は、ゲート電極，ゲート配線（ワード線）だけにシリサ
イド層が設けられることがある。一般の配線，電極（パ
ッド）においても、シリサイド結晶粒の凝集によって部
分的に空隙や高抵抗部が生じると、その部材自身又はそ
の部分に接続されるコンタクト部材との電気的接続に不
具合が生じることがあるので、本発明を適用することに
より、各実施形態で述べたような効果が得られる。ま
た、キャパシタの電極や、抵抗素子の配線とのコンタク
ト部などにおいても同様である。

【００６９】ただし、特に微細化された部材において
は、局所的なシリサイド層の空隙や薄膜化による影響が
大きいので、ＭＩＳＦＥＴのゲート電極，ゲート配線や
ソース・ドレイン領域上へのシリサイド層を形成する場
合に本発明を適用する意義が大きいといえる。もちろ
ん、その場合にも、ゲート電極，ゲート配線だけにシリ
サイド層を形成する工程や、ソース・ドレイン領域だけ
にシリサイド層を形成する工程に本発明を適用してもよ
いことは言うまでもない。

【００７０】

【発明の効果】本発明によれば、シリサイド膜に生じる
分断部分による高抵抗化を防止することができ、ゲート
電極やソース・ドレイン領域が微細化されても低抵抗な
シリサイド膜を有する半導体装置を形成することができ
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る半導体装置の製造工程を示す断面図

【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る半導体装置の製造工程を示す断面図

【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造工程を示す断面図

【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造工程を示す断面図

【図５】（ａ）〜（ｃ）は、本発明の第３の実施形態に
係る半導体装置の製造工程を示す断面図

【図６】（ａ）〜（ｃ）は、本発明の第３の実施形態に
係る半導体装置の製造工程を示す断面図

【図７】（ａ）〜（ｃ）は、本発明の第４の実施形態に
係る半導体装置の製造工程を示す断面図

【図８】（ａ）〜（ｃ）は、本発明の第４の実施形態に
係る半導体装置の製造工程を示す断面図

【図９】（ａ）〜（ｅ）は、従来の半導体装置の製造工
程を示す断面図

【図１０】（ａ）及び（ｂ）は、それぞれ図９（ｄ）及
び図９（ｅ）に示す断面図の拡大図

【符号の説明】

１ 半導体基板 ２ 素子分離用絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ＬＤＤ領域（低濃度ソース・ドレイン領域） ６ サイドウォール ７ 高濃度ソース・ドレイン領域 ８ コバルト膜 ９ 窒化チタン膜 １０ａ 第１のコバルトシリサイド膜 １０ｂ 第２のコバルトシリサイド膜 １０ｃ 第３のコバルトシリサイド膜 １２ チタン膜 １２ａ チタン １３ チタン ２０ａ 第１のコバルトシリサイド膜 ２０ｂ 第２のコバルトシリサイド膜 ２０ｃ 第３のコバルトシリサイド膜 ３０ａ 第１のコバルトシリサイド膜 ３０ｂ 第２のコバルトシリサイド膜 ３０ｃ 第３のコバルトシリサイド膜 ４０ａ 第１のコバルトシリサイド膜 ４０ｂ 第２のコバルトシリサイド膜 ４０ｃ 第３のコバルトシリサイド膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 CC01 CC05 DD02 DD45 DD78 DD80 DD83 DD84 FF14 HH16 5F033 HH04 HH25 KK25 MM07 PP04 PP06 PP15 QQ69 QQ70 QQ73 QQ80 XX10 5F140 AA01 AA10 AC36 BA01 BA05 BF04 BF18 BF21 BF29 BG08 BG12 BG30 BG35 BG37 BG45 BG52 BG53 BG56 BH15 BJ08 BJ11 BJ19 BK02 BK13 BK29 BK35 CB04 CF04

Claims (16)

【特許請求の範囲】
1. 【請求項１】 一部がシリサイド化された部材を備えた
   半導体装置の製造方法であって、 基板の半導体層の上に第１の金属膜を形成する工程
   （ａ）と、 第１の熱処理により、上記第１の金属膜と上記半導体層
   との間でシリサイド化反応を起こさせて、上記半導体層
   の上に多結晶構造の第１のシリサイド膜を形成する工程
   （ｂ）と、 上記工程（ｂ）の後、上記第１の金属膜の未反応部を除
   去する工程（ｃ）と、 上記工程（ｃ）の後、基板上に第２の金属膜を形成する
   工程（ｄ）と、 上記工程（ｄ）の後、第２の熱処理により、上記第２の
   金属膜の金属を上記第１のシリサイド膜の結晶粒界に拡
   散させて第２のシリサイド膜を形成する工程（ｅ）と、 上記工程（ｅ）の後、上記第２の金属膜を除去する工程
   （ｆ）と、 上記工程（ｆ）の後、第３の熱処理により、上記第２の
   シリサイド膜を構造的に安定な多結晶構造の第３のシリ
   サイド膜に変えて、該第３のシリサイド膜を上記部材の
   少なくとも一部とする工程（ｇ）とを含む半導体装置の
   製造方法。
2. 【請求項２】 一部がシリサイド化された部材を備えた
   半導体装置の製造方法であって、 基板の半導体層の上に第１の金属膜を形成する工程
   （ａ）と、 第１の熱処理により、上記第１の金属膜と上記半導体層
   との間でシリサイド化反応を起こさせて、上記半導体層
   の上に多結晶構造の第１のシリサイド膜を形成する工程
   （ｂ）と、 上記工程（ｂ）の後、上記第１の金属膜の未反応部を除
   去する工程（ｃ）と、 上記工程（ｃ）の後、第２の熱処理により、上記第１の
   シリサイド膜を構造的に安定な多結晶構造の第２のシリ
   サイド膜に変える工程（ｄ）と上記工程（ｄ）の後、基
   板上に第２の金属膜を形成する工程（ｅ）と、 上記工程（ｅ）の後、第３の熱処理により、上記第２の
   金属膜の金属を上記第２のシリサイド膜の結晶粒界に拡
   散させて第３のシリサイド膜に変えて、該第３のシリサ
   イド膜を上記部材の少なくとも一部とする工程（ｆ）
   と、 上記工程（ｆ）の後、上記第２の金属膜を除去する工程
   （ｇ）とを含む半導体装置の製造方法。
3. 【請求項３】 請求項１又は２記載の半導体装置の製造
   方法において、 上記第１の金属膜は、コバルト膜であることを特徴とす
   る半導体装置の製造方法。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体装置の製造方法において、 上記第２の金属膜は、チタン膜であることを特徴とする
   半導体装置の製造方法。
5. 【請求項５】 一部がシリサイド化された部材を備えた
   半導体装置の製造方法であって、 基板の半導体層の上に金属膜を形成する工程（ａ）と、 第１の熱処理により、上記金属膜と上記半導体層との間
   でシリサイド化反応を起こさせて、上記半導体層の上に
   多結晶構造の第１のシリサイド膜を形成する工程（ｂ）
   と、 上記工程（ｂ）の後、上記金属膜の未反応部を除去する
   工程（ｃ）と、 上記工程（ｃ）の後、不純物ガス雰囲気中で第２の熱処
   理を行い、上記不純物ガスの拡散不純物を上記第１のシ
   リサイド膜の結晶粒界に拡散させて第２のシリサイド膜
   を形成する工程（ｄ）と、 上記工程（ｄ）の後、第３の熱処理により、上記第２の
   シリサイド膜を構造的に安定な多結晶構造の第３のシリ
   サイド膜に変えて、該第３のシリサイド膜を上記部材の
   少なくとも一部とする工程（ｅ）とを含む半導体装置の
   製造方法。
6. 【請求項６】 一部がシリサイド化された部材を備えた
   半導体装置の製造方法であって、 基板の半導体層の上に金属膜を形成する工程（ａ）と、 第１の熱処理により、上記金属膜と上記半導体層との間
   でシリサイド化反応を起こさせて、上記半導体層の上に
   多結晶構造の第１のシリサイド膜を形成する工程（ｂ）
   と、 上記工程（ｂ）の後、上記金属膜の未反応部を除去する
   工程（ｃ）と、 上記工程（ｃ）の後、第２の熱処理により、上記第１の
   シリサイド膜を構造的に安定な多結晶構造の第２のシリ
   サイド膜に変える工程（ｄ）と上記工程（ｄ）の後、不
   純物ガス雰囲気中で第３の熱処理を行い、上記不純物ガ
   スに含まれる耐熱向上用不純物を上記第２のシリサイド
   膜の結晶粒界に拡散させて第３のシリサイド膜に変え
   て、該第３のシリサイド膜を上記部材の少なくとも一部
   とする工程（ｅ）とを含む半導体装置の製造方法。
7. 【請求項７】 請求項５又は６記載の半導体装置の製造
   方法において、 上記金属膜は、コバルト膜であることを特徴とする半導
   体装置の製造方法。
8. 【請求項８】 請求項５〜７のうちいずれか１つに記載
   の半導体装置の製造方法において、 上記不純物ガスは、四塩化チタンガスであり、 上記耐熱向上用不純物は、チタンであることを特徴とす
   る半導体装置の製造方法。
9. 【請求項９】 請求項５〜７のうちいずれか１つに記載
   の半導体装置の製造方法において、 上記不純物ガスは、アンモニアガスであり、 上記耐熱向上用不純物は、窒素であることを特徴とする
   半導体装置の製造方法。
10. 【請求項１０】 請求項１〜９のうちいずれか１つに記
    載の半導体装置の製造方法において、 上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であ
    り、 上記工程（ａ）の前に、ポリシリコン膜を堆積する工程
    と、 上記工程（ａ）の前又は後に、上記ゲート電極を形成す
    る工程とをさらに含むことを特徴とする半導体装置の製
    造方法。
11. 【請求項１１】 請求項１〜１０のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域
    の一部であり、 上記工程（ａ）の前に、 上記半導体層を含む活性領域の上に、ゲート絶縁膜及び
    ゲート電極を形成する工程と、 上記ゲート電極の側面上に絶縁体サイドウォールを形成
    する工程と、 上記活性領域のうち上記ゲート電極の両側方に位置する
    領域にソース・ドレイン領域を形成する工程とをさらに
    含むことを特徴とする半導体装置の製造方法。
12. 【請求項１２】 半導体層を有する基板と、 上記半導体層の上に形成されたシリサイド層を備え、 上記シリサイド層中に耐熱向上用不純物が拡散されてい
    ることを特徴とする半導体装置。
13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 上記シリサイド層は、コバルトシリサイド層であること
    を特徴とする半導体装置。
14. 【請求項１４】 請求項１２又は１３記載の半導体装置
    において、 上記耐熱向上用不純物がチタンであることを特徴とする
    半導体装置。
15. 【請求項１５】 請求項１２〜１４のうちいずれか１つ
    に記載の半導体装置において、 上記半導体層及び上記シリサイド層とによって、ＭＩＳ
    ＦＥＴのゲート電極が構成されていることを特徴とする
    半導体装置。
16. 【請求項１６】 請求項１２〜１５のうちいずれか１つ
    に記載の半導体装置において、 上記半導体層及び上記シリサイド層とによって、ＭＩＳ
    ＦＥＴのソース・ドレイン領域が構成されていることを
    特徴とする半導体装置。