JP2000332220A

JP2000332220A - 半導体装置及びその製造方法

Info

Publication number: JP2000332220A
Application number: JP11145332A
Authority: JP
Inventors: Keiichi Ono; 圭一大野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-05-25
Filing date: 1999-05-25
Publication date: 2000-11-30

Abstract

(57)【要約】【課題】高性能高速ＤＲＡＭメモリセルを混載した高
速論理ＬＳＩの提供を図る。【解決手段】第１領域２３にメモリセル部を形成し、
第２領域２４に論理回路部を形成する半導体装置におい
て、論理回路部を構成するトランジスタ５９のゲート電
極３５上面の高融点金属シリサイド層４７がメモリセル
部を構成するトランジスタ５６のゲート電極３４上面の
シリサイド層４５よりも厚く形成され、且つ論理回路部
のトランジスタ４５のソース・ドレイン領域の上面に高
融点金属シリサイド層４６が形成されて成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。特に、論理ＬＳＩの高速化技術と
して、サリサイド（Ｓｅｌｆ−ＡｌｉｇｎｅｄＳｉｌ
ｉｃｄｅ）を適用した半導体装置及びその製造方法に関
する。

【０００２】

【従来の技術】論理ＬＳＩにおいては、その高速化のた
めのプロセス技術として、拡散層及びゲート電極の低抵
抗化が必要とされている。低抵抗化の技術として現在主
流となっているのは、シリサイド層及びその形成方法、
すなわち、シリコン上に堆積させた高融点金属材料をシ
リコンと反応させることによって形成される、いわゆる
サリサイド技術である。サリサイド技術の適用例として
一般的な方法は、ゲート電極とソース・ドレインを両方
同時にサリサイド化する方法（いわゆるフルサリサイド
と云う）であり、論理ＬＳＩの主流となっている。

【０００３】図６は、ＤＲＡＭを論理ＬＳＩに混載した
半導体装置の従来の一般的な製造工程の要部を示す。こ
の半導体装置１は、半導体基板４の第１領域２にＤＲＡ
Ｍメモリセル部が形成され、第２領域３に論理回路部が
形成される。

【０００４】先ず、第１導電型、例えばｐ型のシリコン
半導体基板４に素子分離領域５を形成した後、メモリセ
ル部の第１領域２及び論理回路部の第２領域３の活性領
域に夫々ゲート絶縁膜６及び７を形成し、このゲート絶
縁膜６及び７上に夫々例えばｎ形不純物を含有するｎ⁺
多結晶シリコンからなるゲート電極８及び９を形成す
る。次に、第１領域２側ではゲート電極８をマスクにソ
ース・ドレイン領域１０及び１１を形成する。第２領域
３側では、同様にゲート電極９をマスクにソース・ドレ
イン領域１２を形成する。

【０００５】次に、表面全面に例えばシリコン窒化膜１
３を被着形成した後、第１領域２側を例えばフォトレジ
スト膜でマスクして第２領域３に対して異方性エッチン
グを行い、ゲート電極９の側壁にシリコン窒化膜１３に
よるサイドウォール１４を形成すると共に、ゲート電極
９の上面及びソー・ドレイン領域１２の面を露出させ
る。そして、ゲート電極９上及びソース・ドレイン領域
１２上に高融点金属材料、例えばＴｉ，Ｃｏ，Ｍｏ，
Ｗ，その他等を選択的に堆積して後、熱処理して夫々に
高融点金属シリサイド層１５を形成する。

【０００６】このようにして、メモリセル部の第１領域
２側では、ＤＲＡＭを構成するＭＯＳトランジスタ１７
〔１７Ａ，１７Ｂ〕を形成し、論理回路部の第２領域３
ではゲート電極９の上面及びソース・ドレイン領域１２
の表面に夫々高融点金属シリサイド層１５を有するＭＯ
Ｓトランジスタ１８を形成する。

【０００７】第１領域２のゲート電極８は夫々ワード線
となる。なお、この後の工程で図示せざるも、第１領域
２ではソース・ドレイン領域１０に接続するビット線が
形成され、さらに、層間絶縁膜を介して夫々のソース・
ドレイン領域１１に接続する容量素子が形成される。

【０００８】

【発明が解決しようとする課題】ところで、上述した論
理ＬＳＩで用いられるサリサイド技術は、シリコンを消
費することによってシリサイド化が進むため、特にソー
ス・ドレイン領域となる拡散層上においては素子の微細
化によるｐｎ接合のシャロー化（いわゆる浅い接合化）
に伴なって、リーク電流の発生が顕在化するという問題
がある。このため、サリサイド技術のトレンドは、比抵
抗率の低下とシリサイド膜の薄膜化が必須である。

【０００９】しかしながら、シリサイド膜の薄膜化の影
響は大きく、いわゆるシート抵抗の増加をもたらす恐れ
がある。とりわけゲート電極の高抵抗化は高速化にとっ
て致命的に不利になる可能性もある。

【００１０】一方、論理ＬＳＩでは、フルサリサイド技
術が主流であるが、しかし、例えばＤＲＡＭ混載の論理
ＬＳＩにおいては、リフレッシュ特性（蓄積したデータ
をどのくらい保持できるのか：データリテンション特性
とも云う）の悪化を開始するために、メモリセル部の拡
散層、いわゆるソース・ドレイン領域のシリサイド化は
採用できない。

【００１１】従って、一般的には図６で説明したよう
に、論理回路部の第２領域３のみシリサイド化してい
る。この図６の方法では、メモリセル部のゲート電極８
もサリサイド化できない。しかしワード線の機能を持つ
ゲート電極８には、低抵抗材料が必要である。したがっ
て、メモリセル部においては、ゲート電極だけをシリサ
イド化したいという要求がある。

【００１２】これらの解を与える技術としては、メモリ
セル部のゲート電極にのみポリサイド（多結晶シリコン
膜と高融点シリサイド膜の積層膜）又はポリメタル（多
結晶シリコン膜と金属膜の積層膜）を使用して論理回路
部にはフルサリサイドを適用して作り分ける方法も考え
られる。しかし、ゲート電極材料を作り分けるために
は、最もクリティカルなリソグラフィレイヤであるゲー
ト電極のパターニングを２回分に分ける必要があり、工
程が複雑化するという問題がある。

【００１３】また、別のアプローチとしては、ＤＲＡＭ
混載の論理ＬＳＩプロセスにおいて、フルサリサイドで
はなく、ＤＲＡＭ部と論理回路部を共に、ポリサイド又
はポリメタルを適用する方法、即ち純論理ＬＳＩとＤＲ
ＡＭ混載論理ＬＳＩを、プロセス的に異なるものにする
方法が考えられる。しかし、今後のＤＲＡＭ混載論理Ｌ
ＳＩにおいては、スタンダートな論理回路形成プロセス
に、メモリセル形成プロセスだけを挿入することによっ
て論理ＬＳＩの持つ、本来の高速性、高集積などの最適
化されたパフォーマンスを犠牲にせずＤＲＡＭだけを搭
載していく必要がある。

【００１４】本発明は、上述の点に鑑み、１の領域及び
他の領域の夫々に特性の優れた、半導体素子を有する半
導体装置及びその製造方法を提供するものである。本発
明は、高速論理回路部に高性能高速メモリセル部を搭載
可能にした半導体装置及びその製造方法を提供するもの
である。

【００１５】

【課題を解決するための手段】本発明に係る半導体装置
は、第１領域及び第２領域の夫々に形成されたトランジ
スタのゲート電極上面のシリサイド層の膜厚を、互に異
なるようにした構成とする。

【００１６】本発明に係る半導体装置の製造方法は、第
１領域と第２領域にゲート電極を形成する際に、夫々高
融点金属を堆積膜厚を異にして形成し、シリサイド化し
て上面にシリサイド層を有するゲート電極を形成する。

【００１７】本発明に係る半導体装置によれば、第１領
域と第２領域でのゲート電極上面のシリサイド層の膜厚
が互に異なることにより、夫々シート抵抗の異なるゲー
ト電極が得られ、夫々の領域で特性に合ったトランジス
タを形成できる。例えば高速論理回路部に高性能高速メ
モリセル部を搭載することが可能となる。

【００１８】本発明に係る半導体装置の製造方法によれ
ば、ゲート電極の形成に際して第１領域及び第２領域で
夫々高融点金属の堆積膜厚を異にしてシリサイド化する
ので、第１領域と第２領域とでシリサイド層の膜厚がな
り、シート抵抗の異なったゲート電極を形成することが
できる。従って、夫々の領域で特性に合ったトランジス
タの形成が可能になる。例えば高速論理回路部に高性能
高速メモリセル部を搭載した半導体装置の製造を可能に
する。

【００１９】

【発明の実施の形態】本発明に係る半導体装置は、半導
体基板の第１領域と第２領域の夫々にトランジスタが形
成されてなる半導体装置であって、トランジスタのゲー
ト電極の上面が高融点金属を含むシリサイド層で形成さ
れ、第１領域と第２領域のシリサイド層の膜厚が互に異
なるようにした構成とする。

【００２０】本発明は、第２領域に形成されたトランジ
スタのゲート電極を構成するシリサイド層を、第１領域
に形成されたトランジスタのゲート電極を構成するシリ
サイド層よりも厚く形成した構成とする。

【００２１】本発明は、上記第１領域をメモリセル部と
して、第２領域を論理回路部とすることができる。

【００２２】本発明に係る半導体装置の製造方法は、半
導体基板の第１領域と第２領域の夫々にトランジスタが
形成され、トランジスタのゲート電極の上面が高融点金
属を含むシリサイド層で形成されてなる半導体装置の製
造方法であって、シリサイド化を行う前の第１領域と第
２領域に形成する高融点金属の堆積膜厚を互に異なら
す。

【００２３】本発明は、上記半導体装置の製造方法にお
いて、半導体基板の第１領域及び第２領域にゲート絶縁
膜を介してシリコン膜と第１の高融点金属膜を順次堆積
し、シリコン膜と第１の高融点金属膜が積層されたゲー
ト電極を形成する工程と、ゲート電極の側壁に絶縁性サ
イドウォールを形成すると共に、トランジスタのソース
・ドレイン領域の基板面を露出する工程と、第２領域に
選択的に第２の高融点金属膜を堆積する工程と、シリサ
イド化する工程を有する。

【００２４】この場合、リフトオフ法、又はその他の方
法を用いて第２領域に選択的に第２の高融点金属膜を堆
積することができる。

【００２５】以下、図面を参照して本発明の一実施の形
態を説明する。

【００２６】図１〜図３は本実施の形態の製造工程を示
す。本実施の形態では、図１Ａに示すように、第１導電
型のシリコン半導体基板２２の第１領域２３に例えばＤ
ＲＡＭメモリセル部を形成し、第２領域２４に論理回路
部を形成するようになす。

【００２７】先ず、図１Ａに示すように、第１導電型、
例えばｐ型のシリコン半導体基板２２に所望の素子分離
領域２５を形成した後、メモリセル部を形成すべき第１
領域２３及び論理回路部を形成すべき第２領域２４の活
性領域に夫々チャネル形成用又はウエル領域形成用等の
所望の不純物をイオン注入して不純物領域（図示せず）
を形成する。例えばｐ型のシリコン半導体基板であれ
ば、第１領域２３側では例えばボロン（Ｂ）をイオン注
入し、第２領域２４側では、ボロン（Ｂ）又はリン
（Ｐ）をイオン注入する。

【００２８】次いで、夫々にゲート絶縁膜（例えばＳｉ
Ｏ₂膜）２９及び３０を形成する。この場合、第１領域
２３のゲート絶縁膜２９と第２領域２４のゲート絶縁膜
３０は、その膜厚を互に変えても良い。例えばＤＲＡＭ
メモリセルを形成すべき第１領域２３側のゲート絶縁膜
２９の膜厚を第２領域２４側のゲート絶縁膜３０の膜厚
より厚くすることができる。素子分離領域２５として
は、例えば選択的化（いわゆるＬＯＣＯＳ）による絶縁
層、或はトレンチ素子分離構造等によって形成すること
ができる。

【００２９】そして、ゲート電極材層として多結晶シリ
コン膜３２を所定の膜厚をもって堆積した後、高融点金
属膜（例えばＴｉ，Ｃｏ，Ｍｏ，Ｗ，その他等）３３を
所定の膜厚をもって堆積する。多結晶シリコン膜３２の
膜厚としては、例えば２０ｎｍ程度堆積することがで
き、高融点金属膜、例えばＴｉ膜の膜厚としては、例え
ば２０ｎｍ程度堆積することができる。この高融点金属
膜３３と多結晶シリコン膜３２の積層構造による電極材
料膜をパターニングして、第１領域２３及び第２領域２
４の夫々にゲート電極３４及び３５を形成する。

【００３０】次いで、ゲート電極３４及び３５をマスク
に、所望のイオン注入によって第１領域２３及び第２領
域２４の活性領域に夫々いわゆるＬＤＤ（あるいは、Ｌ
ＤＤより高濃度化するようにしたＥｘｔｅｎｔｉｏｎ）
となる第２導電型、例えばｎ型の不純物領域２６，２７
及び２８を形成する。

【００３１】このとき、第１領域２３の不純物領域２
６，２７と、第２領域２４の不純物領域２８とは、互に
不純物を変えても良く、また不純物濃度を変えてもよ
い。例えば、第１領域２３のｎ型の不純物領域２６，２
７としては、リン（Ｐ）を導入して形成し、第２領域２
４のｎ型の不純物領域２８としては、ヒ素（Ａｓ）を導
入して形成することができる。また、第１領域の不純物
領域２６，２７の不純物濃度としては、例えば１０¹⁸ｃ
ｍ^-3程度のオーダとし、第２領域の不純物領域２８の不
純物濃度としては、例えば１０¹⁹ｃｍ^-3程度のオーダと
することができる。

【００３２】次いで、上面全体にシリサイド化があまり
進行しない低温、例えば４００℃以下の温度で、絶縁膜
３７、例えばシリコン窒化膜或は他の絶縁膜、本例では
シリコン窒化膜を所定の膜厚例えば５０ｎｍ程度堆積す
る。

【００３３】次に、図１Ｂに示すように、シリコン窒化
膜３７をエッチバックしてゲート電極３４及び３５の夫
々の側壁にシリコン窒化膜によるサイドウォール３８を
形成し、同時に基板２２、即ち活性領域を露出させる。
そして、第２領域２４側に、選択的に所望のイオン注入
によってソース・ドレイン領域を形成するためのｎ型の
高濃度不純物領域３９を形成する。この不純物領域３９
の不純物濃度は例えば１０²⁰ｃｍ^-3以上程度のオーダと
することができる。

【００３４】これによって、第２領域２４例えば、高濃
度不純物領域３９とこれより低濃度の不純物領域２８と
によって、ＬＤＤ構造又はエックステンション構造のソ
ース・ドレイン領域４０が形成される。第１領域２３側
では、不純物領域２６，２７てがソース・ドレイン領域
となる。

【００３５】次に、図２Ｃに示すように、第１領域２３
を例えば２μｍ厚程度のフォトレジスト膜４２で覆い、
第２領域２４側に、例えばスパッタ法を用いて高融点金
属膜４３を所定膜厚、例えば２０ｎｍ程度の膜厚で堆積
する。

【００３６】次に、図２Ｄに示すように、フォトレジス
ト膜４２の剥離と同時に第１領域２３のフォトレジスト
膜４２上の高融点金属膜４３をリフトオフによって除去
する。ここで、第２領域２４への選択的な高融点金属膜
４３の堆積は、上側ではフォトレジストによるリフトオ
フ法を用いたが、目的が達成されれば他の手法を用いて
も良い。

【００３７】本実施の形態では、この図２Ｄの時点で第
１領域２３と第２領域２４の夫々のゲート電極３４及び
３５上の高融点金属膜の膜厚が異なることが特徴であ
る。即ち、第１領域２３のゲート電極３４上では高融点
金属膜３３が形成され、第２領域２４のゲート電極３５
上では、これより厚くなるように高融点金属膜３３及び
４３が形成される。

【００３８】又、第２領域２４においては、ゲート電極
３５上の高融点金属膜（３３と４３の合計）とソース・
ドレイン領域４０上の高融点金属膜３３の膜厚を異なら
せることが可能となる。即ち、ゲート電極３５上の高融
点金属膜の方がソース・ドレイン領域４０上の高融点金
属膜より厚く形成される。

【００３９】次に、図３に示すように、シリサイド化の
熱処理を行う。このシリサイド化の熱処理としては、例
えばＮ₂（窒素）ガス雰囲気中において温度６５０℃、
処理時間３０秒間のランプアニール等のＲＴＡ（Ｒａｂ
ｂｉｔＴｈｅｒｍａｌＡｎｎｅａｌ）処理（１回目
の熱処理）を行い、シリコン（Ｓｉ）と高融点金属膜例
えばチタン（Ｔｉ）膜とを反応させてＣ₄₉相のＴｉＳｉ
₂膜を形成する。そして、素子分離領域２５上のよう
に、下地膜と反応しない、いわゆる未反応のＴｉ膜をア
ンモニア過水（ＮＨ₃：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：２：
６）など等を用いて選択的に除去する。その後、２回目
の熱処理として、例えばＮ₂ガス雰囲気中において温度
８００℃、処理時間３０秒間のランプアニール等のＲＴ
Ａ処理を行って、Ｃ₄₉相のＴｉＳｉ₂膜を低抵抗のＣ₅₄
相のＴｉＳｉ₂膜に相転移させる。

【００４０】このようにして、初期の高融点金属膜、例
えばＴｉ膜厚に応じた膜厚ｔ₁，ｔ ₂及びｔ₃の高融点
金属シリサイド層４５，４６及び４７を夫々自己整合的
に形成する。即ち、第１領域２３のゲート電極３４の高
融点金属シリサイド層４５の膜厚ｔ₁、第２領域２４の
ソース・ドレイン領域４０上の高融点金属シリサイド層
４６の膜厚ｔ₂及びゲート電極３５の高融点金属シリサ
イド層４７の膜厚ｔ₃とすると、ｔ₃＞ｔ₂≒ｔ₁とな
る。

【００４１】これ以後、第１領域２３では、ゲート電極
３４をワード線とするＤＲＡＭメモリセルを形成する。
即ち、図５（図４のＡ−Ａ線上の断面構造）に示すよう
に、層間絶縁膜４９を介して一方の共通するソース・ド
レイン領域２６に接続するビット線５０を形成し、この
ビット線５０を覆う層間絶縁膜５１上に夫々各他方のソ
ース・ドレイン領域２７に接続する下部電極５２を形成
し、この下部電極５２上に誘電体膜５３を挟んで共通の
上部電極５４を形成して容量素子５５を形成し、ここに
ＭＯＳトランジスタ５６と容量素子５５からなるＤＲＡ
Ｍメモリセルを形成する。なお、図４、図５において、
５６はビット線コンタクト部、５７は記憶ノートコンタ
クト部を示す。

【００４２】この様にして、第２領域２４においてフル
サリサイド構造のＭＯＳトランジスタからなる理論回路
部が形成され、第１領域２３においてゲート電極３４の
みサリサイド化したＭＯＳトランジスタを有するＤＲＡ
Ｍメモリセル部が形成された目的の半導体装置を得る。

【００４３】本実施の形態によれば、論理回路部が形成
される第２領域２４においてゲート電極３５及びソース
・ドレイン領域４０を共にサリサイド化した、いわゆる
フルサリサイド構造のＭＯＳトランジスタ５９が形成さ
れる。しかも、ゲート電極３５では高融点金属シリサイ
ド層４７が厚く形成されているので、ゲート電極５９の
シート抵抗のより低減化を図ることができる。他方、ソ
ース・ドレイン領域４０では、高融点金属シリサイド層
４６がゲート電極３５の高融点金属シリサイド層４７よ
り薄く形成されているので、微細化による浅い接合化で
も接合リークを小さくすることができる。また、薄い高
融点金属シリサイド層４７により浅い接合化が可能とな
り短チャネル効果を小さくできる。従って、低抵抗のゲ
ート電極３５を有しながら、接合リークの小さい、また
は短チャネル効果の小さい、良好なＭＯＳトランジスタ
５９が得られる。

【００４４】一方、ＤＲＡＭメモリセル部が形成される
第１領域２３においては、ワード線となるＭＯＳトラン
ジスタ５６のゲート電極３４の上面に、高融点金属シリ
サイド層４５が形成されるのでゲート電極３４のシート
抵抗を低抵抗化することができる。ソース・ドレイン領
域２６，２７ではシリサイド化されず、低不純物濃度に
よる高抵抗を維持している。従って、低抵抗のゲート電
極を有しながら優れたリフレッシュ特性を有するメモリ
セルのＭＯＳトランジスタを形成することができる。

【００４５】従って、フルサリサイド構造の高速論理回
路に、リフレッシュ特性に優れ且つ高速アクセスが可能
なＤＲＡＭメモリセルをワンチップに混載した半導体装
置を提供することができる。

【００４６】製造プロセスにおいては、先ず、第１領域
２３及び第２領域２４のゲート電極となる多結晶シリコ
ン膜３２上に共通に１回目の高融点金属膜３３を被着形
成し、その後、第１領域２３をマスクして第２領域２４
側のみ、ゲート電極上及びソース・ドレイン領域４０上
に２回目の高融点金属膜４３を被着することにより、第
２領域２４のゲート電極上には厚い高融点金属膜（３３
と４３の合計）が形成され、ソース・ドレイン領域４０
には之よりも薄い高融点金属膜４３が形成される。ま
た、第１領域２３ではゲート電極上のみに第２領域のゲ
ート電極に比べて薄い高融点金属膜３３が形成される。

【００４７】従って、その後の熱処理によるシリサイド
化において、第２領域２４では、ゲート電極３５に厚い
高融点金属シリサイド層４７を形成することができ、ゲ
ート電極３５のシート抵抗をより小さくすることができ
る。同時にソース・ドレイン領域４０では薄い高融点金
属膜４３のみ被着されるので、シリサイド化に際してシ
リサイドの消費が少なく、浅い接合化が可能となる。

【００４８】第１領域２３では、ゲート電極の多結晶シ
リコン膜３２上に高融点金属膜３３を形成した後に、フ
ォトレジスト層４２によって覆われるので、２回目の高
融点金属膜４３の被着に際しては、ソース・ドレイン領
域２６，２７に高融点金属膜４３が被着されることがな
い。

【００４９】リフトオフ法を用いることにより、第１領
域２３と第２領域２４のゲート電極上に夫々膜の異なる
高融点金属膜を形成することができる。

【００５０】本実施の形態では、ＤＲＡＭ混載論理ＬＳ
Ｉにおいて、スタンダードな論理回路形成プロセスに付
加的にＤＲＡＭメモリセル形成プロセスを整合性良く挿
入することが出来、論理回路部の持つ、本来の高速性、
高集積などの最適化されたパフォーマンスを犠牲にせず
に、ＤＲＡＭを混載することができる。

【００５１】本実施の形態を利用することにより、シリ
サイド層の膜厚を場所によって変えることが可能とな
る。例えばシート抵抗の異なるゲート電極、配線層を形
成することができる。

【００５２】尚、第１領域２３のＭＯＳトランジスタ５
６の製造プロセスは、例えばＩ／Ｏパッドの入出力保護
回路のように不純物領域を高抵抗化したい素子に対して
も適用可能である。これにより、静電破壊強度の強い保
護素子を搭載することが可能である。

【００５３】上例では、ＤＲＡＭ混載の論理ＬＳＩに適
用したが、本発明は、その他、半導体基板内にサリサイ
ド膜の膜厚が異なる領域、例えばシート抵抗の異なる配
線層も有する領域を作り分ける半導体装置及びその製
法、また、フルサリサイドのＭＯＳトランジスタ領域と
ゲート電極のみサリサイド化し、ソース・ドレイン領域
はサリサイド化しないＭＯＳトランジスタの領域を作り
分ける半導体装置及びその製法等にも適用できる。

【００５４】本発明の半導体装置及びその製造方法は、
上述の例に限定されるものではなく、本発明の要旨を逸
脱しない範囲でその他様々な構成を取り得る。

【００５５】

【発明の効果】本発明に係る半導体装置によれば、第１
領域と第２領域において夫々互にシート抵抗の異なるゲ
ート電極（配線層も含む）を有し特性に合ったトランジ
スタを形成することができる。

【００５６】第２領域に形成されたトランジスタのゲー
ト電極のシリサイド層を第１領域に形成されたゲート電
極のシリサイド層よりも厚く形成し、且つ第２領域のト
ランジスタのソース・ドレイン領域上面にもシリサイド
層を形成するときは、第２領域において、接合リークが
少なく、かつゲート電極の抵抗がより低いフルサリサイ
ド構造のトランジスタを構成することができる。

【００５７】第１領域をメモリセル部とし、第２領域を
論理回路部とするときは、高速論理回路と高性能高速メ
モリセル（例えばＤＲＡＭ）をワンチップに搭載した半
導体装置を提供することができる。

【００５８】本発明に係る半導体装置の製造方法によれ
ば、第１領域と第２領域にシート抵抗の異なるゲート電
極（配線層も含む）を有するトランジスタを作り分ける
ことができる。

【００５９】第１領域にはシリサイド層を有するゲート
電極のみシリサイド化し、ソース・ドレイン領域はシリ
サイド化しないトランジスタを形成し、第２領域にはゲ
ート電極及びソース・ドレイン領域共に、シリサイド化
したトランジスタを形成することができる。

【００６０】従って、スタンダードな論理回路形成プロ
セスにＤＲＡＭ等のメモリセル形成プロセスを挿入し
て、高性能高速メモリセルを混載した高速論理ＬＳＩの
製造を可能にする。

【図面の簡単な説明】

【図１】Ａ〜Ｂ本発明に係る半導体装置の製造工程図
である。

【図２】Ｃ〜Ｄ本発明に係る半導体装置の製造工程図
である。

【図３】本発明に係る半導体装置の製造工程図である。

【図４】本発明に係る半導体装置のＤＲＡＭメモリセル
の要部の平面図である。

【図５】図４のＡ−Ａ線上の断面図である。

【図６】従来例に係る半導体装置の製造工程の要部の断
面図である。

【符号の説明】

２２‥‥半導体基板、２３‥‥第１領域、２４‥‥第２
領域、２６，２７，２８，２９‥‥不純物領域、３２，
４３‥‥多結晶シリコン、３３‥‥高融点金属膜、３
４，３５‥‥ゲート電極、３８‥‥サイドウォール、４
０‥‥ソース・ドレイン領域、４５，４６，４７‥‥高
融点金属シリサイド層、５６‥‥ＤＲＡＭを構成するＭ
ＯＳトランジスタ、５９‥‥論理回路を構成するＭＯＳ
トランジスタ

Claims

【特許請求の範囲】

【請求項１】半導体基板の第１領域と第２領域の夫々
にトランジスタが形成されてなる半導体装置であって、前記トランジスタのゲート電極の上面が高融点金属を含
むシリサイド層で形成され、前記第１領域と第２領域の前記シリサイド層の膜厚が互
に異なることを特徴とする半導体装置。
【請求項２】前記第２領域に形成されたトランジスタ
のゲート電極を構成する前記シリサイド層が、前記第１領域に形成されたトランジスタのゲート電極を
構成する前記シリサイド層よりも厚く形成され、前記第２領域に形成されたトランジスタのソース・ドレ
イン領域の上面が高融点金属を含むシリサイド層から成
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記第１領域がメモリセル部であって、前記第２領域が論理回路部であることを特徴とする請求
項１に記載の半導体装置。
【請求項４】半導体基板の第１領域と第２領域の夫々
にトランジスタが形成され、該トランジスタのゲート電
極の上面が高融点金属を含むシリサイド層で形成されて
なる半導体装置の製造方法であって、シリサイド化を行う前の前記第１領域と第２領域に形成
する前記高融点金属の堆積膜厚を互に異ならすことを特
徴とする半導体装置の製造方法。
【請求項５】前記半導体基板の第１領域及び第２領域
にゲート絶縁膜を介してシリコン膜と第１の高融点金属
膜を順次堆積し、前記シリコン膜と前記第１の高融点金
属膜が積層されたゲート電極を形成する工程と、前記ゲート電極の側壁に絶縁性サイドウォールを形成す
ると共に、トランジスタのソース・ドレイン領域の基板
面を露出する工程と、前記第２領域に選択的に第２の高融点金属膜を堆積する
工程と、シリサイド化する工程を有することを特徴とする請求項
４に記載の半導体装置の製造方法。
【請求項６】リフトオフ法を用いて、前記第２領域に
選択的に第２の高融点金属膜を堆積することを特徴とす
る請求項５に記載の半導体装置の製造方法。