JP2882352B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳトランジスタの拡散層上やゲート
電極上に自己整合的に高融点金属のシリサイド膜を形成
する方法に関するものである。
法に関し、特にＭＯＳトランジスタの拡散層上やゲート
電極上に自己整合的に高融点金属のシリサイド膜を形成
する方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。このなかで、ゲート電極あるいはゲー
ト電極配線幅の縮小およびゲート電極材料の膜厚の低減
は、必然的にこれらの配線抵抗の増加をまねき、回路動
作速度を減少させることになる。そこで、微細化された
半導体素子においては、ゲート電極の一部に用いられて
いる高融点金属シリサイドの低抵抗化は必須の技術とし
て重要視されている。特に、高融点金属としてチタン金
属を用いたサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ−ｓ
ｉｌｉｃｉｄｅ）化技術は、微細なゲート絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳトランジスタと呼称
する）にとり必須となってきている。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。このなかで、ゲート電極あるいはゲー
ト電極配線幅の縮小およびゲート電極材料の膜厚の低減
は、必然的にこれらの配線抵抗の増加をまねき、回路動
作速度を減少させることになる。そこで、微細化された
半導体素子においては、ゲート電極の一部に用いられて
いる高融点金属シリサイドの低抵抗化は必須の技術とし
て重要視されている。特に、高融点金属としてチタン金
属を用いたサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ−ｓ
ｉｌｉｃｉｄｅ）化技術は、微細なゲート絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳトランジスタと呼称
する）にとり必須となってきている。
【０００３】ここで、従来のサリサイド構造を有するＭ
ＯＳトランジスタの製造方法について、図９と図１０に
基づいて説明する。図９と図１０はサリサイドの形成方
法を示す工程順の断面図である。図９（ａ）に示すよう
に、シリコン基板１０１上の所定の領域に公知のＬＯＣ
ＯＳ法で素子分離絶縁膜１０２が形成される。次に、チ
ャンネルストッパー用の不純物のイオン注入が施され、
熱酸化法でゲート絶縁膜１０３が形成される。次に、Ｃ
ＶＤ（化学気相成長法）により全面に１５０ｎｍ程度の
ポリシリコン膜が成膜され、リン等の不純物がドープさ
れる。その後、フォトリソグラフィ技術とドライエッチ
ング技術によりこのポリシリコン膜が所望の形状にパタ
ーニングされゲート電極１０４が形成される。次に、Ｃ
ＶＤ法でシリコン酸化膜が全面に堆積され、続いて異方
性のドライエッチングが行われ、ゲート電極１０４の側
面にスペーサ１０５が形成される。
ＯＳトランジスタの製造方法について、図９と図１０に
基づいて説明する。図９と図１０はサリサイドの形成方
法を示す工程順の断面図である。図９（ａ）に示すよう
に、シリコン基板１０１上の所定の領域に公知のＬＯＣ
ＯＳ法で素子分離絶縁膜１０２が形成される。次に、チ
ャンネルストッパー用の不純物のイオン注入が施され、
熱酸化法でゲート絶縁膜１０３が形成される。次に、Ｃ
ＶＤ（化学気相成長法）により全面に１５０ｎｍ程度の
ポリシリコン膜が成膜され、リン等の不純物がドープさ
れる。その後、フォトリソグラフィ技術とドライエッチ
ング技術によりこのポリシリコン膜が所望の形状にパタ
ーニングされゲート電極１０４が形成される。次に、Ｃ
ＶＤ法でシリコン酸化膜が全面に堆積され、続いて異方
性のドライエッチングが行われ、ゲート電極１０４の側
面にスペーサ１０５が形成される。
【０００４】次に、ヒ素、ボロン等の不純物のイオン注
入が行われ、８００℃〜１０００℃の熱処理によって拡
散層１０６が形成される。ここで、ＭＯＳトランジスタ
がＮチャンネル型の場合には、ヒ素を含む拡散層が形成
され、Ｐチャンネル型の場合には、ボロンを含む拡散層
が形成され、トランジスタのソース・ドレイン領域とな
る。
入が行われ、８００℃〜１０００℃の熱処理によって拡
散層１０６が形成される。ここで、ＭＯＳトランジスタ
がＮチャンネル型の場合には、ヒ素を含む拡散層が形成
され、Ｐチャンネル型の場合には、ボロンを含む拡散層
が形成され、トランジスタのソース・ドレイン領域とな
る。
【０００５】次に、図９（ｂ）に示すように、金属スパ
ッタ法などにより２０ｎｍ程度の膜厚のチタン膜１０７
が全面に成膜される。そして窒素雰囲気中で３０〜６０
秒程度の熱処理が行われる。ここで、熱処理装置として
は通常ランプアニール装置が使用され、処理温度は６０
０〜６５０℃に設定される。このようにして、チタンの
シリサイド化が行われる。
ッタ法などにより２０ｎｍ程度の膜厚のチタン膜１０７
が全面に成膜される。そして窒素雰囲気中で３０〜６０
秒程度の熱処理が行われる。ここで、熱処理装置として
は通常ランプアニール装置が使用され、処理温度は６０
０〜６５０℃に設定される。このようにして、チタンの
シリサイド化が行われる。
【０００６】ここで、ゲート電極１０４の露出した表面
と拡散層１０６の表面には、図９（ｃ）に示すように電
気抵抗率の高い結晶構造のＣ４９構造シリサイド層１０
８、窒素原子を含有するチタン層すなわち窒素含有チタ
ン層１０９および窒化されたチタン層すなわち窒化チタ
ン層１１０が形成される。これに対し、シリコン酸化膜
である素子分離絶縁膜１０２およびスペーサ１０５上に
は、窒素含有チタン層１０９と窒化チタン層１１０とが
形成される。
と拡散層１０６の表面には、図９（ｃ）に示すように電
気抵抗率の高い結晶構造のＣ４９構造シリサイド層１０
８、窒素原子を含有するチタン層すなわち窒素含有チタ
ン層１０９および窒化されたチタン層すなわち窒化チタ
ン層１１０が形成される。これに対し、シリコン酸化膜
である素子分離絶縁膜１０２およびスペーサ１０５上に
は、窒素含有チタン層１０９と窒化チタン層１１０とが
形成される。
【０００７】次に、図１０（ａ）に示すように、アンモ
ニア水溶液、純水および過酸化水素水の混合した化学薬
液で前述の窒素含有チタン層１０９と窒化チタン層１１
０が除去される。ここで、窒素含有チタン膜は化学薬液
に溶出するが、窒化チタン層は溶出しない。しかし、窒
化チタン層１１０は窒素含有チタン層１０９の溶出によ
るリフトオフで除去されるようになる。以上の工程を経
ることによって、ゲート電極１０４上およびソース・ド
レイン領域を形成する拡散層１０６上にのみ自己整合的
にＣ４９構造シリサイド層１０８が形成されるようにな
る。
ニア水溶液、純水および過酸化水素水の混合した化学薬
液で前述の窒素含有チタン層１０９と窒化チタン層１１
０が除去される。ここで、窒素含有チタン膜は化学薬液
に溶出するが、窒化チタン層は溶出しない。しかし、窒
化チタン層１１０は窒素含有チタン層１０９の溶出によ
るリフトオフで除去されるようになる。以上の工程を経
ることによって、ゲート電極１０４上およびソース・ド
レイン領域を形成する拡散層１０６上にのみ自己整合的
にＣ４９構造シリサイド層１０８が形成されるようにな
る。
【０００８】そしてこの後、場合によっては、窒素雰囲
気で６０秒程度の第２の熱処理が行われる。ここで、熱
処理装置は先述したランプアニール装置であり、処理温
度は８５０℃に設定される。この処理により、図１０
（ｂ）に示すように、前述したＣ４９構造シリサイド層
は、電気抵抗の低いＣ５４構造シリサイド層１１１に変
換される。そして、窒素原子を含有するＣ５４構造シリ
サイド層すなわち窒素含有シリサイド層１１２が形成さ
れる。このような一連の工程により、ＭＯＳトランジス
タの拡散層上やゲート電極上に自己整合的に高融点金属
のシリサイド膜が形成される。
気で６０秒程度の第２の熱処理が行われる。ここで、熱
処理装置は先述したランプアニール装置であり、処理温
度は８５０℃に設定される。この処理により、図１０
（ｂ）に示すように、前述したＣ４９構造シリサイド層
は、電気抵抗の低いＣ５４構造シリサイド層１１１に変
換される。そして、窒素原子を含有するＣ５４構造シリ
サイド層すなわち窒素含有シリサイド層１１２が形成さ
れる。このような一連の工程により、ＭＯＳトランジス
タの拡散層上やゲート電極上に自己整合的に高融点金属
のシリサイド膜が形成される。
【０００９】ここで、前記した一連の工程の中で、特
に、チタン膜をスパッタ法により形成した直後に行われ
る熱処理工程について、図１１を用いて説明する。図１
１は、従来技術により行われる熱処理工程の温度・時間
プロファイルである。まず、図９（ｂ）で示したよう
に、半導体素子の全面にチタン層が形成されている半導
体基板を、ランプアニール装置の処理室内に挿入し、雰
囲気を窒素ガスに十分置換した後、ランプ加熱により半
導体基板を所定の温度、この場合は７００℃に昇温し、
その温度で所定の時間、この場合は３０秒間保持した
後、ランプ加熱を停止することにより半導体基板の温度
を降下させる。そして、十分に半導体基板温度を降下さ
せた後、その後半導体基板をランプアニール装置から取
り出し、熱処理工程を完了する。この熱処理工程によ
り、図９（ｃ）に示したように、半導体基板上のゲート
電極１０４の露出した表面と拡散層１０６の表面には、
電気抵抗率の高い結晶構造のＣ４９構造シリサイド層１
０８、窒素原子を含有するチタン層すなわち窒素含有チ
タン層１０９および窒化されたチタン層すなわち窒化チ
タン層１１０が形成される。これに対し、シリコン酸化
膜である素子分離絶縁膜１０２およびスペーサ１０５上
には、窒化チタン層１１０と窒素含有チタン層１１０と
が形成されるのである。
に、チタン膜をスパッタ法により形成した直後に行われ
る熱処理工程について、図１１を用いて説明する。図１
１は、従来技術により行われる熱処理工程の温度・時間
プロファイルである。まず、図９（ｂ）で示したよう
に、半導体素子の全面にチタン層が形成されている半導
体基板を、ランプアニール装置の処理室内に挿入し、雰
囲気を窒素ガスに十分置換した後、ランプ加熱により半
導体基板を所定の温度、この場合は７００℃に昇温し、
その温度で所定の時間、この場合は３０秒間保持した
後、ランプ加熱を停止することにより半導体基板の温度
を降下させる。そして、十分に半導体基板温度を降下さ
せた後、その後半導体基板をランプアニール装置から取
り出し、熱処理工程を完了する。この熱処理工程によ
り、図９（ｃ）に示したように、半導体基板上のゲート
電極１０４の露出した表面と拡散層１０６の表面には、
電気抵抗率の高い結晶構造のＣ４９構造シリサイド層１
０８、窒素原子を含有するチタン層すなわち窒素含有チ
タン層１０９および窒化されたチタン層すなわち窒化チ
タン層１１０が形成される。これに対し、シリコン酸化
膜である素子分離絶縁膜１０２およびスペーサ１０５上
には、窒化チタン層１１０と窒素含有チタン層１１０と
が形成されるのである。
【００１０】
【発明が解決しようとする課題】このような従来のサリ
サイド形成の技術では、半導体素子の微細化に伴ってゲ
ート電極線幅が減少してくると、次のような問題が顕在
化する。すなわち、０．３μｍ以下のゲート電極線幅で
はチタンシリサイド層が形成されにくくなり、電極配線
抵抗が上昇してしまうのである。これは先述したランプ
アニール熱処理において、細線でのシリサイド反応速度
が遅くなり、それが窒化反応速度を下回るために、チタ
ン膜のほとんどが窒化チタンに変わり、シリサイド層が
ほとんど形成されなくなるからである。
サイド形成の技術では、半導体素子の微細化に伴ってゲ
ート電極線幅が減少してくると、次のような問題が顕在
化する。すなわち、０．３μｍ以下のゲート電極線幅で
はチタンシリサイド層が形成されにくくなり、電極配線
抵抗が上昇してしまうのである。これは先述したランプ
アニール熱処理において、細線でのシリサイド反応速度
が遅くなり、それが窒化反応速度を下回るために、チタ
ン膜のほとんどが窒化チタンに変わり、シリサイド層が
ほとんど形成されなくなるからである。
【００１１】すなわち、前記したサリサイド形成におい
ては、シリサイド層がゲート電極上と拡散層上にのみ選
択的に形成される必要がある。このシリサイド形成で
は、チタン等の高融点金属層にシリコン原子が拡散で供
給されてシリサイド反応が進むため、シリコン酸化膜の
スペーサ上あるいは素子分離絶縁膜上といえども、拡散
層或いはポリシリコン膜のシリコン原子がスペーサ上あ
るいは素子分離絶縁膜上に拡散する場合にはシリサイド
層が形成され（以下、オーバーグロースと呼称する）、
選択的なシリサイド形成が不可能になる。そこで、この
オーバーグロースを防止するためには、熱処理温度を低
下させることが必要になるが、このような温度の下で
は、先述したチタンの窒化反応速度の方が、細線効果に
より阻害されているシリサイド反応速度よりもはるかに
大きくなる。このため、従来の方法では、ゲート電極上
および拡散上には、窒化チタン層のみが形成されシリサ
イド層はほとんど形成されなくなるという問題が生じ
る。
ては、シリサイド層がゲート電極上と拡散層上にのみ選
択的に形成される必要がある。このシリサイド形成で
は、チタン等の高融点金属層にシリコン原子が拡散で供
給されてシリサイド反応が進むため、シリコン酸化膜の
スペーサ上あるいは素子分離絶縁膜上といえども、拡散
層或いはポリシリコン膜のシリコン原子がスペーサ上あ
るいは素子分離絶縁膜上に拡散する場合にはシリサイド
層が形成され（以下、オーバーグロースと呼称する）、
選択的なシリサイド形成が不可能になる。そこで、この
オーバーグロースを防止するためには、熱処理温度を低
下させることが必要になるが、このような温度の下で
は、先述したチタンの窒化反応速度の方が、細線効果に
より阻害されているシリサイド反応速度よりもはるかに
大きくなる。このため、従来の方法では、ゲート電極上
および拡散上には、窒化チタン層のみが形成されシリサ
イド層はほとんど形成されなくなるという問題が生じ
る。
【００１２】本発明は、この問題点を解決し微細化され
るＭＯＳトランジスタ等の半導体素子のサリサイド化を
容易にし、半導体装置の超高集積化、高密度化および高
速化を促進するものである。
るＭＯＳトランジスタ等の半導体素子のサリサイド化を
容易にし、半導体装置の超高集積化、高密度化および高
速化を促進するものである。
【００１３】
【課題を解決するための手段】本発明は、半導体層が露
呈された領域を有する半導体基板上に高融点金属の薄膜
を形成する工程と、前記半導体基板を加熱処理して前記
高融点金属と半導体層との接触面からシリサイド反応を
進行させて高融点金属シリサイド層を形成し、さらに前
記高融点金属の表面から窒化反応を進行させて前記高融
点金属の窒化物層を形成する工程とを含む半導体装置の
製造方法において、前記加熱処理工程として、水素原子
を含有する雰囲気中で施され、前記シリサイド反応と窒
化反応のうち、前記シリサイド反応のみを生じさせる第
１の熱処理工程と、その後窒素原子を含有する雰囲気中
で施され、前記シリサイド反応と前記窒化反応の両反応
を生じさせる第２の熱処理工程とを備えることを特徴と
する。ここで、第１の熱処理工程では、水素ガスを含有
する雰囲気で行われる。また、第１の熱処理工程と第２
の熱処理工程が、同一装置内で時間的に連続して行わ
れ、また、第１の熱処理工程の加熱温度が第２の熱処理
工程の加熱温度よりも低いことが好ましい。さらに、第
１の熱処理工程は水素原子を含有する雰囲気中で昇温す
る工程であり、第２の熱処理工程は窒素原子を含有する
雰囲気中で加熱保持される工程であってもよい。さら
に、第１の熱処理工程と第２の熱処理工程が、水素原子
と窒素原子を含有する雰囲気中で同時に行われる工程で
あってもよい。
呈された領域を有する半導体基板上に高融点金属の薄膜
を形成する工程と、前記半導体基板を加熱処理して前記
高融点金属と半導体層との接触面からシリサイド反応を
進行させて高融点金属シリサイド層を形成し、さらに前
記高融点金属の表面から窒化反応を進行させて前記高融
点金属の窒化物層を形成する工程とを含む半導体装置の
製造方法において、前記加熱処理工程として、水素原子
を含有する雰囲気中で施され、前記シリサイド反応と窒
化反応のうち、前記シリサイド反応のみを生じさせる第
１の熱処理工程と、その後窒素原子を含有する雰囲気中
で施され、前記シリサイド反応と前記窒化反応の両反応
を生じさせる第２の熱処理工程とを備えることを特徴と
する。ここで、第１の熱処理工程では、水素ガスを含有
する雰囲気で行われる。また、第１の熱処理工程と第２
の熱処理工程が、同一装置内で時間的に連続して行わ
れ、また、第１の熱処理工程の加熱温度が第２の熱処理
工程の加熱温度よりも低いことが好ましい。さらに、第
１の熱処理工程は水素原子を含有する雰囲気中で昇温す
る工程であり、第２の熱処理工程は窒素原子を含有する
雰囲気中で加熱保持される工程であってもよい。さら
に、第１の熱処理工程と第２の熱処理工程が、水素原子
と窒素原子を含有する雰囲気中で同時に行われる工程で
あってもよい。
【００１４】また、本発明においては、高融点金属がチ
タンであることが好ましい。また、本発明においては、
半導体層が露呈された領域が、ＭＯＳトランジスタのゲ
ート電極の上面であり、このゲート電極の線幅が０．３
μｍ以下である場合に適用して好適である。
タンであることが好ましい。また、本発明においては、
半導体層が露呈された領域が、ＭＯＳトランジスタのゲ
ート電極の上面であり、このゲート電極の線幅が０．３
μｍ以下である場合に適用して好適である。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１と図２は本発明のサリサイド形
成方法を工程順に示す断面図である。ＭＯＳトランジス
タの形成では、スパッタ法によるチタン膜成膜の工程ま
では、従来の技術で説明したのとほぼ同様の工程が施さ
れる。すなわち、図１（ａ）に示すように、Ｐ導電型あ
るいはＰウェルの形成されたシリコン基板１上の所定の
領域に、公知のＬＯＣＯＳ法で膜厚３００ｎｍの素子分
離絶縁膜２が形成される。次に、チャネルストッパ用の
ボロン不純物のイオン注入が行われ、熱酸化法で膜厚８
ｎｍ程度の絶縁膜３が形成される。次いで、ＣＶＤ（化
学気相成長法）により全面に１５０ｎｍ程度のポリシリ
コン膜が成膜され、リン等の不純物がドープされる。そ
の後、フォトリソグラフィ技術とドライエッチング技術
により所望の形状にパターニングされゲート電極４が形
成される。次に、ＣＶＤ法でシリコン酸化膜が全面に堆
積され、続いて異方性のドライエッチングが行われ、ゲ
ート電極４の側面にスペーサ５が形成される。さらに、
ヒ素、ボロン等の不純物のイオン注入が行われ、８００
℃〜１０００℃の熱処理によって拡散層１０６が形成さ
れる。ここで、ＭＯＳトランジスタがＮチャネル型の場
合には、ヒ素を含む拡散層が形成され、Ｐチャネル型の
場合には、ボロンを含む拡散層が形成され、トランジス
タのソース・ドレイン領域となる。
参照して説明する。図１と図２は本発明のサリサイド形
成方法を工程順に示す断面図である。ＭＯＳトランジス
タの形成では、スパッタ法によるチタン膜成膜の工程ま
では、従来の技術で説明したのとほぼ同様の工程が施さ
れる。すなわち、図１（ａ）に示すように、Ｐ導電型あ
るいはＰウェルの形成されたシリコン基板１上の所定の
領域に、公知のＬＯＣＯＳ法で膜厚３００ｎｍの素子分
離絶縁膜２が形成される。次に、チャネルストッパ用の
ボロン不純物のイオン注入が行われ、熱酸化法で膜厚８
ｎｍ程度の絶縁膜３が形成される。次いで、ＣＶＤ（化
学気相成長法）により全面に１５０ｎｍ程度のポリシリ
コン膜が成膜され、リン等の不純物がドープされる。そ
の後、フォトリソグラフィ技術とドライエッチング技術
により所望の形状にパターニングされゲート電極４が形
成される。次に、ＣＶＤ法でシリコン酸化膜が全面に堆
積され、続いて異方性のドライエッチングが行われ、ゲ
ート電極４の側面にスペーサ５が形成される。さらに、
ヒ素、ボロン等の不純物のイオン注入が行われ、８００
℃〜１０００℃の熱処理によって拡散層１０６が形成さ
れる。ここで、ＭＯＳトランジスタがＮチャネル型の場
合には、ヒ素を含む拡散層が形成され、Ｐチャネル型の
場合には、ボロンを含む拡散層が形成され、トランジス
タのソース・ドレイン領域となる。
【００１６】次に、図１（ｂ）に示すように、金属スパ
ッタ法などにより２０ｎｍ程度の膜厚のチタン膜７が全
面に成膜される。そして、水素ガスの雰囲気で約３０秒
程度の第１の熱処理が施される。この第１の熱処理はラ
ンプアニール装置で行われ、その加熱処理温度は、例え
ば５５０℃程度に設定される。この熱処理により、図１
（ｃ）に示すように前記チタン膜７は水素原子を含有す
るチタン層すなわち水素含有チタン膜７′に変わる。こ
のとき、ゲート電極４の露出した表面と拡散層６の表面
のみに、厚さ１０〜２０ｎｍ程度のアモルファス（非晶
質）チタンシリサイド層８（ＴｉＳｉx ：ｘ＜２）が形
成される。しかしながら、加熱温度が低いために、スペ
ーサ上あるいは素子分離絶縁膜２上にシリサイド層がオ
ーバーグロースすることはない。
ッタ法などにより２０ｎｍ程度の膜厚のチタン膜７が全
面に成膜される。そして、水素ガスの雰囲気で約３０秒
程度の第１の熱処理が施される。この第１の熱処理はラ
ンプアニール装置で行われ、その加熱処理温度は、例え
ば５５０℃程度に設定される。この熱処理により、図１
（ｃ）に示すように前記チタン膜７は水素原子を含有す
るチタン層すなわち水素含有チタン膜７′に変わる。こ
のとき、ゲート電極４の露出した表面と拡散層６の表面
のみに、厚さ１０〜２０ｎｍ程度のアモルファス（非晶
質）チタンシリサイド層８（ＴｉＳｉx ：ｘ＜２）が形
成される。しかしながら、加熱温度が低いために、スペ
ーサ上あるいは素子分離絶縁膜２上にシリサイド層がオ
ーバーグロースすることはない。
【００１７】次に、窒素雰囲気中で３０秒程度の第２の
熱処理が施される。この第２の熱処理もランプアニール
装置で行われ、その加熱処理温度は７００℃程度に設定
される。この一連の熱処理により、ゲート電極４の露出
した表面と拡散層６の表面には、図２（ａ）に示すよう
に、電気抵抗率の高い結晶構造のＣ４９構造シリサイド
層９、窒素原子を含有するチタン層すなわち窒素含有チ
タン層１０、そして窒化チタン層１１が形成される。こ
れに対し、シリコン酸化膜である素子分離絶縁膜２およ
びスペーサ５上には、前述した窒素含有チタン層１０と
窒化チタン層１１が形成される。
熱処理が施される。この第２の熱処理もランプアニール
装置で行われ、その加熱処理温度は７００℃程度に設定
される。この一連の熱処理により、ゲート電極４の露出
した表面と拡散層６の表面には、図２（ａ）に示すよう
に、電気抵抗率の高い結晶構造のＣ４９構造シリサイド
層９、窒素原子を含有するチタン層すなわち窒素含有チ
タン層１０、そして窒化チタン層１１が形成される。こ
れに対し、シリコン酸化膜である素子分離絶縁膜２およ
びスペーサ５上には、前述した窒素含有チタン層１０と
窒化チタン層１１が形成される。
【００１８】ここでゲート電極４の露出した表面と拡散
層６の表面に形成される前記Ｃ４９構造シリサイド層９
の膜厚は、同じ膜厚のチタン層から従来技術で形成され
るシリサイド層よりも厚くなる。なぜなら、詳細を後述
するように、競合関係にある窒化反応とシリサイド反応
において、水素雰囲気中での第１の加熱処理で既にシリ
サイド反応のみが開始され、続く窒素雰囲気中の第２の
加熱処理では、水素含有チタンの窒化反応速度は、水素
を含有しないチタンのそれに比べて遅いため、従来に比
べシリサイド反応が促進されるためである。
層６の表面に形成される前記Ｃ４９構造シリサイド層９
の膜厚は、同じ膜厚のチタン層から従来技術で形成され
るシリサイド層よりも厚くなる。なぜなら、詳細を後述
するように、競合関係にある窒化反応とシリサイド反応
において、水素雰囲気中での第１の加熱処理で既にシリ
サイド反応のみが開始され、続く窒素雰囲気中の第２の
加熱処理では、水素含有チタンの窒化反応速度は、水素
を含有しないチタンのそれに比べて遅いため、従来に比
べシリサイド反応が促進されるためである。
【００１９】次いで、図２（ｂ）に示すように、アンモ
ニア水溶液、純水および過酸化水素水の混合した化学薬
液で前記窒素含有チタン層１０と窒化チタン層１１が除
去される。ここで、窒素含有チタン膜は化学薬液に溶出
するが、窒化チタン層は溶出しない。しかし、窒化チタ
ン層１１は窒素含有チタン層１０の溶出によるリフトオ
フで除去されるようになる。なお、ここで、前記の化学
薬液の代わりに硫酸、純水および過酸化水素水の混合し
た化学薬液を使用してもよい。以上のような工程によ
り、ゲート電極４上およびソース・ドレイン領域を形成
する拡散層６上にのみ自己整合的にＣ４９構造シリサイ
ド９が形成される。
ニア水溶液、純水および過酸化水素水の混合した化学薬
液で前記窒素含有チタン層１０と窒化チタン層１１が除
去される。ここで、窒素含有チタン膜は化学薬液に溶出
するが、窒化チタン層は溶出しない。しかし、窒化チタ
ン層１１は窒素含有チタン層１０の溶出によるリフトオ
フで除去されるようになる。なお、ここで、前記の化学
薬液の代わりに硫酸、純水および過酸化水素水の混合し
た化学薬液を使用してもよい。以上のような工程によ
り、ゲート電極４上およびソース・ドレイン領域を形成
する拡散層６上にのみ自己整合的にＣ４９構造シリサイ
ド９が形成される。
【００２０】次に、窒素雰囲気中で６０秒程度の熱処理
が行われる。ここで、熱処理装置は先述したランプアニ
ール装置であり、処理温度は、例えば８５０℃に設定さ
れる。この処理により、図２（ｃ）に示すように、前述
したＣ４９構造シリサイド層９は、電気抵抗の低いＣ５
４構造シリサイド層１２に変換される。以上のようにし
て、ゲート電極４の表面と拡散層６の表面に選択的に形
成されるシリサイド層を有するＭＯＳトランジスタが形
成される。そして、ゲート電極およびソース・ドレイン
領域の電気抵抗が低減される。
が行われる。ここで、熱処理装置は先述したランプアニ
ール装置であり、処理温度は、例えば８５０℃に設定さ
れる。この処理により、図２（ｃ）に示すように、前述
したＣ４９構造シリサイド層９は、電気抵抗の低いＣ５
４構造シリサイド層１２に変換される。以上のようにし
て、ゲート電極４の表面と拡散層６の表面に選択的に形
成されるシリサイド層を有するＭＯＳトランジスタが形
成される。そして、ゲート電極およびソース・ドレイン
領域の電気抵抗が低減される。
【００２１】これらの一連の工程の中で、特に、先述の
金属スパッタ法によるチタン膜の半導体基板全面への成
膜後に行われる、水素原子を含有する雰囲気中で施され
る第１の熱処理と、窒素原子を含有する雰囲気中で施さ
れる第２の熱処理とを連続して行う工程について、図３
を用いて、さらに詳細に説明する。図３は、本発明によ
り行われる熱処理工程の温度・時間プロファイルであ
る。まず、図１（ｂ）で示した半導体素子の全面にチタ
ン層が形成されている半導体基板を、ランプアニール装
置の処理室内に挿入し、雰囲気を水素ガスに十分置換
し、第１の熱処理として半導体基板温度約５５０℃で３
０秒間のランプ加熱を行う。次に、加熱を一時停止し、
雰囲気を窒素ガスに置換した後、第２の熱処理として半
導体基板温度約７００℃で３０秒間のランプ加熱を行っ
ている。この場合、この第１の熱処理と第２の熱処理の
間で、半導体基板はランプアニール装置の処理室から取
り出されることなく、連続して第１の熱処理と第２の熱
処理が行われている。そして、十分に半導体基板温度を
降下させた後、半導体基板をランプアニール装置から取
り出し、一連の熱処理工程を完了する。
金属スパッタ法によるチタン膜の半導体基板全面への成
膜後に行われる、水素原子を含有する雰囲気中で施され
る第１の熱処理と、窒素原子を含有する雰囲気中で施さ
れる第２の熱処理とを連続して行う工程について、図３
を用いて、さらに詳細に説明する。図３は、本発明によ
り行われる熱処理工程の温度・時間プロファイルであ
る。まず、図１（ｂ）で示した半導体素子の全面にチタ
ン層が形成されている半導体基板を、ランプアニール装
置の処理室内に挿入し、雰囲気を水素ガスに十分置換
し、第１の熱処理として半導体基板温度約５５０℃で３
０秒間のランプ加熱を行う。次に、加熱を一時停止し、
雰囲気を窒素ガスに置換した後、第２の熱処理として半
導体基板温度約７００℃で３０秒間のランプ加熱を行っ
ている。この場合、この第１の熱処理と第２の熱処理の
間で、半導体基板はランプアニール装置の処理室から取
り出されることなく、連続して第１の熱処理と第２の熱
処理が行われている。そして、十分に半導体基板温度を
降下させた後、半導体基板をランプアニール装置から取
り出し、一連の熱処理工程を完了する。
【００２２】この一連の熱処理工程のうち、第１の熱処
理により、図１（ｃ）を用いて説明したように、チタン
膜７は水素原子を含有するチタン層すなわち水素含有チ
タン膜７′に変わり、ゲート電極４の露出した表面と拡
散層６の表面には、アモルファスチタンシリサイド層９
が形成される。そして、第２の熱処理により、図２
（ｃ）を用いて説明した通り、ゲート電極４の露出した
表面と拡散層６の表面には、電気抵抗率の高い結晶構造
のＣ４９構造シリサイド層９、窒素原子を含有するチタ
ン層すなわち窒素含有チタン層１０と窒化された窒化チ
タン層１１とが形成される。これに対し、シリコン酸化
膜である素子分離絶縁膜２およびスペーサ５上には、前
記窒素含有チタン層１０と窒化チタン層１１とが形成さ
れる。また、ここでゲート電極４の露出した表面と拡散
層６の表面に形成される前記Ｃ４９構造シリサイド層９
の膜厚は、同じ膜厚のチタン膜から従来技術で形成され
るシリサイド層よりも厚くなる。
理により、図１（ｃ）を用いて説明したように、チタン
膜７は水素原子を含有するチタン層すなわち水素含有チ
タン膜７′に変わり、ゲート電極４の露出した表面と拡
散層６の表面には、アモルファスチタンシリサイド層９
が形成される。そして、第２の熱処理により、図２
（ｃ）を用いて説明した通り、ゲート電極４の露出した
表面と拡散層６の表面には、電気抵抗率の高い結晶構造
のＣ４９構造シリサイド層９、窒素原子を含有するチタ
ン層すなわち窒素含有チタン層１０と窒化された窒化チ
タン層１１とが形成される。これに対し、シリコン酸化
膜である素子分離絶縁膜２およびスペーサ５上には、前
記窒素含有チタン層１０と窒化チタン層１１とが形成さ
れる。また、ここでゲート電極４の露出した表面と拡散
層６の表面に形成される前記Ｃ４９構造シリサイド層９
の膜厚は、同じ膜厚のチタン膜から従来技術で形成され
るシリサイド層よりも厚くなる。
【００２３】ここで、以上の説明は、一例として水素雰
囲気で行われる第１の熱処理温度が窒素雰囲気で行われ
る第２の熱処理温度よりも低くなるような場合について
説明してきたが、第１の熱処理で形成されるアモルファ
スシリサイド層（もちろん、アモルファスでなくてもよ
い）がオーバーグロースをせず、第２の熱処理でＣ４９
構造シリサイド層が形成されるのであれば、第１の熱処
理温度が、第２の熱処理温度よりも高くなってもよい。
例えば、第１の熱処理が６７０℃で１秒間、第２の熱処
理が６５０℃で１００秒間行われてもよい。しかしなが
ら、本実施形態で説明してきたように、第１の熱処理温
度が第２の熱処理温度よりも低くなるように設定した方
が、製造ばらつき（製造条件の不安定性）によるオーバ
ーグロースの危険性が減少すると同時に、単位時間あた
りの処理数を増加させることができる。
囲気で行われる第１の熱処理温度が窒素雰囲気で行われ
る第２の熱処理温度よりも低くなるような場合について
説明してきたが、第１の熱処理で形成されるアモルファ
スシリサイド層（もちろん、アモルファスでなくてもよ
い）がオーバーグロースをせず、第２の熱処理でＣ４９
構造シリサイド層が形成されるのであれば、第１の熱処
理温度が、第２の熱処理温度よりも高くなってもよい。
例えば、第１の熱処理が６７０℃で１秒間、第２の熱処
理が６５０℃で１００秒間行われてもよい。しかしなが
ら、本実施形態で説明してきたように、第１の熱処理温
度が第２の熱処理温度よりも低くなるように設定した方
が、製造ばらつき（製造条件の不安定性）によるオーバ
ーグロースの危険性が減少すると同時に、単位時間あた
りの処理数を増加させることができる。
【００２４】次に、本発明により形成されるＣ４９構造
シリサイド層９の膜厚が従来技術における膜厚よりも厚
くなること、言い換えれば、シリサイド形成が促進され
ることの理由について詳しく説明する。第１の理由は、
シリサイド反応そのものが促進されることである。水素
雰囲気での第１の加熱処理では、窒化反応が生じること
なく、シリサイド反応が進行する。このシリサイド反応
は水素の効果により促進されていることが判っている。
このシリサイド反応により形成されるアモルファスチタ
ンシリサイド層８は、Ｃ４９構造でもＣ５４構造（いず
れも組成はＴｉＳｉ2 ）のシリサイド層でもなく、それ
のみで低抵抗配線材料として機能することは不可能であ
るが、その後の窒素雰囲気での第２の加熱処理で、容易
にＣ４９構造のシリサイド層に変化すると同時に、更に
水素含有チタン層へのシリコン原子の拡散により進行す
るＣ４９構造のシリサイド層形成を促進させる。一方、
従来技術では、窒素雰囲気中での加熱処理で、はじめて
Ｃ４９構造のシリサイド層の形成が開始されることとな
る。したがって、同一時間、同一温度で、窒素雰囲気で
の加熱処理によりＣ４９構造のシリサイド層を形成する
のであれば、本発明のほうが従来技術よりも形成される
Ｃ４９構造のシリサイド層の膜厚は厚くなるのである。
シリサイド層９の膜厚が従来技術における膜厚よりも厚
くなること、言い換えれば、シリサイド形成が促進され
ることの理由について詳しく説明する。第１の理由は、
シリサイド反応そのものが促進されることである。水素
雰囲気での第１の加熱処理では、窒化反応が生じること
なく、シリサイド反応が進行する。このシリサイド反応
は水素の効果により促進されていることが判っている。
このシリサイド反応により形成されるアモルファスチタ
ンシリサイド層８は、Ｃ４９構造でもＣ５４構造（いず
れも組成はＴｉＳｉ2 ）のシリサイド層でもなく、それ
のみで低抵抗配線材料として機能することは不可能であ
るが、その後の窒素雰囲気での第２の加熱処理で、容易
にＣ４９構造のシリサイド層に変化すると同時に、更に
水素含有チタン層へのシリコン原子の拡散により進行す
るＣ４９構造のシリサイド層形成を促進させる。一方、
従来技術では、窒素雰囲気中での加熱処理で、はじめて
Ｃ４９構造のシリサイド層の形成が開始されることとな
る。したがって、同一時間、同一温度で、窒素雰囲気で
の加熱処理によりＣ４９構造のシリサイド層を形成する
のであれば、本発明のほうが従来技術よりも形成される
Ｃ４９構造のシリサイド層の膜厚は厚くなるのである。
【００２５】第２の理由は、窒素雰囲気中での第２の加
熱処理における窒化反応が抑制されることである。図４
は、本発明において、窒素雰囲気での第２の熱処理によ
り形成される窒化チタン膜厚の、水素雰囲気での第１の
熱処理温度依存性を示している。水素含有チタン層の窒
化反応は、通常のチタン窒化反応に較べると抑制され、
その抑制効果は、水素雰囲気での第１の熱処理温度が高
いほど、大きいことがわかる。この窒素雰囲気中の加熱
処理では、シリコン原子がチタン中に拡散して進行する
シリサイド反応（チタン／シリコン界面から膜表面に向
かって進行）と、窒素がチタン中に拡散して進行する窒
化反応（膜表面から基板方向に向かって進行）が競合し
ており、トレードオフの関係にある。つまり、限られた
チタン原子を、窒化反応（窒化チタン層と窒素含有チタ
ン層の形成）とシリサイド反応（シリサイド層の形成）
が取り合うこととなるのである。本発明では、この窒化
反応が抑制されるため、結果的に競合関係にあるシリサ
イド反応が促進されるのである。
熱処理における窒化反応が抑制されることである。図４
は、本発明において、窒素雰囲気での第２の熱処理によ
り形成される窒化チタン膜厚の、水素雰囲気での第１の
熱処理温度依存性を示している。水素含有チタン層の窒
化反応は、通常のチタン窒化反応に較べると抑制され、
その抑制効果は、水素雰囲気での第１の熱処理温度が高
いほど、大きいことがわかる。この窒素雰囲気中の加熱
処理では、シリコン原子がチタン中に拡散して進行する
シリサイド反応（チタン／シリコン界面から膜表面に向
かって進行）と、窒素がチタン中に拡散して進行する窒
化反応（膜表面から基板方向に向かって進行）が競合し
ており、トレードオフの関係にある。つまり、限られた
チタン原子を、窒化反応（窒化チタン層と窒素含有チタ
ン層の形成）とシリサイド反応（シリサイド層の形成）
が取り合うこととなるのである。本発明では、この窒化
反応が抑制されるため、結果的に競合関係にあるシリサ
イド反応が促進されるのである。
【００２６】次に、本発明によりシリサイド形成が促進
され、シリサイド層抵抗が減少することを図５を用いて
説明する。図５は、シリサイド層抵抗のゲート電極線幅
依存性を示している。ここで、シリサイド層形成に用い
たチタン膜のスパッタ膜厚は２０ｎｍである。また、水
素雰囲気で行われる第１の熱処理の温度は５５０℃であ
り、それ以外の工程も前記の実施形態で説明されたもの
と同一である。また、図中、比較のため、従来技術で作
成されたシリサイド層抵抗値を示した。この図５に示さ
れるように、本発明の場合には、ゲート電極線幅が０．
１μｍ〜０．６μｍにわたり、その層抵抗はほぼ一定で
５〜８Ω／□になる。これに対し、従来技術ではゲート
電極線幅が０．３μｍ以下になると層抵抗は急激に上昇
する。このように、本発明の効果は半導体素子の微細化
あるいは半導体装置の高集積化とともに顕著になってく
る。
され、シリサイド層抵抗が減少することを図５を用いて
説明する。図５は、シリサイド層抵抗のゲート電極線幅
依存性を示している。ここで、シリサイド層形成に用い
たチタン膜のスパッタ膜厚は２０ｎｍである。また、水
素雰囲気で行われる第１の熱処理の温度は５５０℃であ
り、それ以外の工程も前記の実施形態で説明されたもの
と同一である。また、図中、比較のため、従来技術で作
成されたシリサイド層抵抗値を示した。この図５に示さ
れるように、本発明の場合には、ゲート電極線幅が０．
１μｍ〜０．６μｍにわたり、その層抵抗はほぼ一定で
５〜８Ω／□になる。これに対し、従来技術ではゲート
電極線幅が０．３μｍ以下になると層抵抗は急激に上昇
する。このように、本発明の効果は半導体素子の微細化
あるいは半導体装置の高集積化とともに顕著になってく
る。
【００２７】このような効果は、スパッタ法により形成
されるチタン膜の膜厚が３０ｎｍ以下であるような薄膜
の場合、つまり、従来技術では、チタンシリサイド層の
形成が十分に行われる前に、チタン表面から進行した窒
化チタン層および窒素含有チタン層の形成が、チタンシ
リサイド層に到達してしまうような場合に顕著である。
また、これまでシリサイド反応速度が遅くなる場合とし
て、ゲート電極線幅が０．３ミクロンメートル以下であ
るような細線について説明してきたが、ゲート電極であ
る多結晶シリコンおよび拡散層中の不純物濃度が高いた
めにシリサイド反応が遅くなる場合にも、本発明の効果
は顕著である。
されるチタン膜の膜厚が３０ｎｍ以下であるような薄膜
の場合、つまり、従来技術では、チタンシリサイド層の
形成が十分に行われる前に、チタン表面から進行した窒
化チタン層および窒素含有チタン層の形成が、チタンシ
リサイド層に到達してしまうような場合に顕著である。
また、これまでシリサイド反応速度が遅くなる場合とし
て、ゲート電極線幅が０．３ミクロンメートル以下であ
るような細線について説明してきたが、ゲート電極であ
る多結晶シリコンおよび拡散層中の不純物濃度が高いた
めにシリサイド反応が遅くなる場合にも、本発明の効果
は顕著である。
【００２８】ここで、図６に示すように、金属スパッタ
法によるチタン膜の半導体基板全面への成膜後に行われ
る、水素原子を含有する雰囲気中での第１の熱処理と、
窒素原子を含有する雰囲気中での第２の熱処理の間にお
いては、第１の熱処理の後、加熱を停止することなく、
更に昇温して第２の熱処理を行ってもよい。これによ
り、前記実施形態での図３に示したような一旦過熱を停
止するプロセスよりも単位時間当たりの処理数を増やす
ことができる。
法によるチタン膜の半導体基板全面への成膜後に行われ
る、水素原子を含有する雰囲気中での第１の熱処理と、
窒素原子を含有する雰囲気中での第２の熱処理の間にお
いては、第１の熱処理の後、加熱を停止することなく、
更に昇温して第２の熱処理を行ってもよい。これによ
り、前記実施形態での図３に示したような一旦過熱を停
止するプロセスよりも単位時間当たりの処理数を増やす
ことができる。
【００２９】また、図７に示すように、水素原子を含有
する雰囲気中での処理を半導体基板を所望の温度、例え
ば６００℃まで昇温し、続いて窒素原子を含有する雰囲
気中で所定の温度、例えば７００℃まで昇温し、所定の
時間、例えば３０秒間保持したのち降温してもよい。こ
れにより、前記実施形態での図３に示したような一旦加
熱を停止するプロセスや図６に示した段階的に温度を昇
温させるプロセスよりも、単位時間当たりの処理数を増
やすことができる。
する雰囲気中での処理を半導体基板を所望の温度、例え
ば６００℃まで昇温し、続いて窒素原子を含有する雰囲
気中で所定の温度、例えば７００℃まで昇温し、所定の
時間、例えば３０秒間保持したのち降温してもよい。こ
れにより、前記実施形態での図３に示したような一旦加
熱を停止するプロセスや図６に示した段階的に温度を昇
温させるプロセスよりも、単位時間当たりの処理数を増
やすことができる。
【００３０】さらに、図８に示すように、水素原子と窒
素原子の両方を含む雰囲気中で所望の温度、所望の時
間、たとえば７００℃、３０秒間、の加熱を行ってもよ
い。この場合、水素ガスの流量を、窒素ガスの流量の１
０倍以上にすることにより、水素の効果によるシリサイ
ド反応促進と窒化反応抑制が、前記各実施形態と同様に
得られる。これにより、単位時間当たりの処理数を増や
すことができると同時に、前記各実施形態のようなガス
の置換を行う必要がなくなり、製造上の安定性が向上す
る。
素原子の両方を含む雰囲気中で所望の温度、所望の時
間、たとえば７００℃、３０秒間、の加熱を行ってもよ
い。この場合、水素ガスの流量を、窒素ガスの流量の１
０倍以上にすることにより、水素の効果によるシリサイ
ド反応促進と窒化反応抑制が、前記各実施形態と同様に
得られる。これにより、単位時間当たりの処理数を増や
すことができると同時に、前記各実施形態のようなガス
の置換を行う必要がなくなり、製造上の安定性が向上す
る。
【００３１】なお、以上説明した各実施形態では、金属
スパッタ法によるチタン膜の半導体基板全面への成膜後
に行われる、水素原子を含有する雰囲気中で施される第
１の熱処理と、窒素原子を含有する雰囲気中で施される
第２の熱処理とを連続して行っていたが、第１の熱処理
と第２の熱処理の間で、ランプアニール装置処理室から
いったん半導体基板を取り出し、大気に晒してもよい。
また、当然、第１の熱処理と第２の熱処理を別のランプ
アニール装置で行ってもよいことは明らかである。しか
しながら、同一装置内で連続して第１の熱処理と第２の
熱処理を行った方が、単位時間当たりの処理数を増やす
ことができることはいうまでもない。
スパッタ法によるチタン膜の半導体基板全面への成膜後
に行われる、水素原子を含有する雰囲気中で施される第
１の熱処理と、窒素原子を含有する雰囲気中で施される
第２の熱処理とを連続して行っていたが、第１の熱処理
と第２の熱処理の間で、ランプアニール装置処理室から
いったん半導体基板を取り出し、大気に晒してもよい。
また、当然、第１の熱処理と第２の熱処理を別のランプ
アニール装置で行ってもよいことは明らかである。しか
しながら、同一装置内で連続して第１の熱処理と第２の
熱処理を行った方が、単位時間当たりの処理数を増やす
ことができることはいうまでもない。
【００３２】また、前記各実施形態では、本発明をＭＯ
Ｓトランジスタのサリサイド形成に適用した場合につい
て説明してきたが、半導体デバイス内のＭＯＳトランジ
スタ間の配線材料として使われている多結晶シリコン膜
や拡散層上のシリサイド形成に適用してもよい。また、
層間絶縁膜上の金属配線や金属プラグなどとシリコン基
板表面の拡散層を導通させるために、層間絶縁膜を開孔
することにより露出した拡散層表面でのシリサイド形成
に本発明を適用してもよい。しかしながら、現在、ＭＯ
Ｓトランジスタのゲート電極における細線化起因のシリ
サイド反応の阻害が最も顕在化しており、かつ、シリサ
イド層のオーパーグロースが最も致命的となるデバイス
構造であるため、ＭＯＳトランジスタのサリサイド形成
への本発明の適用が、最も効果的な適用例である。
Ｓトランジスタのサリサイド形成に適用した場合につい
て説明してきたが、半導体デバイス内のＭＯＳトランジ
スタ間の配線材料として使われている多結晶シリコン膜
や拡散層上のシリサイド形成に適用してもよい。また、
層間絶縁膜上の金属配線や金属プラグなどとシリコン基
板表面の拡散層を導通させるために、層間絶縁膜を開孔
することにより露出した拡散層表面でのシリサイド形成
に本発明を適用してもよい。しかしながら、現在、ＭＯ
Ｓトランジスタのゲート電極における細線化起因のシリ
サイド反応の阻害が最も顕在化しており、かつ、シリサ
イド層のオーパーグロースが最も致命的となるデバイス
構造であるため、ＭＯＳトランジスタのサリサイド形成
への本発明の適用が、最も効果的な適用例である。
【００３３】また、高融点金属としてチタンを例に説明
してきたが、ニッケルやタンタル、ジルコニウムなどの
ように金属水素化物を形成する金属であれば本発明を適
用することが可能である。しかしながら、チタンを用い
ることが、シリサイド層の抵抗率を低減する上で最も効
果的である。
してきたが、ニッケルやタンタル、ジルコニウムなどの
ように金属水素化物を形成する金属であれば本発明を適
用することが可能である。しかしながら、チタンを用い
ることが、シリサイド層の抵抗率を低減する上で最も効
果的である。
【００３４】
【発明の効果】以上説明したように本発明は、半導体基
板上に形成された高融点金属を加熱処理して高融点金属
シリサイド層を形成するに際し、その加熱処理工程とし
て、水素原子を含有する雰囲気中で施され、シリサイド
反応と窒化反応のうち、シリサイド反応のみを生じさせ
る第１の熱処理工程と、窒素原子を含有する雰囲気中で
施され、シリサイド反応と窒化反応の両方を生じさせる
第２の熱処理工程とを備えていることにより、高融点金
属のシリサイド反応が水素の効果により促進され、かつ
水素が含有された高融点金属における窒化反応が抑制さ
れ、その結果としてシリサイド反応が促進されることに
なり、形成されるシリサイド層の膜厚が大きくなり、配
線幅の微細化にかかわらず配線の低抵抗化、回路動作の
高速化が可能な半導体装置の製造が可能となる。したが
って、微細化されるＭＯＳトランジスタ等の半導体素子
のサリサイド化が容易になり、半導体装置の高集積化、
高密度化あるいは高速化はさらに促進されることにな
る。
板上に形成された高融点金属を加熱処理して高融点金属
シリサイド層を形成するに際し、その加熱処理工程とし
て、水素原子を含有する雰囲気中で施され、シリサイド
反応と窒化反応のうち、シリサイド反応のみを生じさせ
る第１の熱処理工程と、窒素原子を含有する雰囲気中で
施され、シリサイド反応と窒化反応の両方を生じさせる
第２の熱処理工程とを備えていることにより、高融点金
属のシリサイド反応が水素の効果により促進され、かつ
水素が含有された高融点金属における窒化反応が抑制さ
れ、その結果としてシリサイド反応が促進されることに
なり、形成されるシリサイド層の膜厚が大きくなり、配
線幅の微細化にかかわらず配線の低抵抗化、回路動作の
高速化が可能な半導体装置の製造が可能となる。したが
って、微細化されるＭＯＳトランジスタ等の半導体素子
のサリサイド化が容易になり、半導体装置の高集積化、
高密度化あるいは高速化はさらに促進されることにな
る。
【図１】本発明の製造方法の一実施形態を製造工程順に
示す断面図のその１である。
示す断面図のその１である。
【図２】本発明の製造方法の一実施形態を製造工程順に
示す断面図のその２である。
示す断面図のその２である。
【図３】本発明における加熱工程の時間・温度プロファ
イル図である。
イル図である。
【図４】本発明における窒化反応抑制現象を示すグラフ
である。
である。
【図５】本発明におけるシリサイド層抵抗の低減効果を
示すグラフである。
示すグラフである。
【図６】本発明の他の方法における加熱工程の時間・温
度プロファイル図である。
度プロファイル図である。
【図７】本発明のさらに他の方法における時間・温度プ
ロファイル図である。
ロファイル図である。
【図８】本発明の異なる他の方法における時間・温度プ
ロファイル図である。
ロファイル図である。
【図９】従来の製造方法の一例を製造工程順に示す断面
図のその１である。
図のその１である。
【図１０】従来の製造方法の一例を製造工程順に示す断
面図のその２である。
面図のその２である。
【図１１】従来方法における加熱工程の時間・温度プロ
ファイル図である。
ファイル図である。
１ シリコン基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ スペーサ ６ 拡散層 ７ チタン膜 ８ アルルファスチタンシリサイド層 ９ Ｃ４９構造シリサイド層 １０ 窒素含有チタン層 １１ 窒化チタン装置 １２ Ｃ５４構造シリサイド層 １３ 窒素含有シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西本 昭三 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 堀内 忠彦 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平７−6977（ＪＰ，Ａ) 特開 平５−136086（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (7)
- 【請求項１】 半導体層が露呈された領域を有する半導
体基板上に高融点金属の薄膜を形成する工程と、前記半
導体基板を加熱処理して前記高融点金属と半導体層との
接触面からシリサイド反応を進行させて高融点金属シリ
サイド層を形成し、さらに前記高融点金属の表面から窒
化反応を進行させて前記高融点金属の窒化物層を形成す
る工程とを含む半導体装置の製造方法において、前記加
熱処理工程として、水素原子を含有する雰囲気中で施さ
れ、前記シリサイド反応と窒化反応のうち、前記シリサ
イド反応のみを生じさせる第１の熱処理工程と、その後
窒素原子を含有する雰囲気中で施され、前記シリサイド
反応と前記窒化反応の両反応を生じさせる第２の熱処理
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１の熱処理工程が水素ガスを含有
する雰囲気で施される工程である請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記第１の熱処理工程と前記第２の熱処
理工程が、同一装置内で時間的に連続して行われること
を特徴とする請求項１または２に記載の半導体装置の製
造方法。 - 【請求項４】 前記第１の熱処理工程の加熱温度が、前
記第２の熱処理工程の加熱温度よりも低いことを特徴と
する請求項１ないし３のいずれかに記載の半導体装置の
製造方法。 - 【請求項５】 第１の熱処理工程は水素原子を含有する
雰囲気中で昇温する工程であり、第２の熱処理工程は窒
素原子を含有する雰囲気中で加熱保持される工程である
請求項１ないし４のいずれかに記載の半導体装置の製造
方法。 - 【請求項６】 高融点金属がチタンであることを特徴と
する請求項１ないし５のいずれかに記載の半導体装置の
製造方法。 - 【請求項７】 前記半導体層が露呈された領域が、ＭＯ
Ｓトランジスタのゲート電極の上面であり、このゲート
電極の線幅が０．３μｍ以下であることを特徴とする請
求項１ないし６のいずれかに記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097900A JP2882352B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置の製造方法 |
| EP97106310A EP0802563A3 (en) | 1996-04-19 | 1997-04-16 | Method of manufacturing a semi-conductor device having a low resistance metal silicide layer |
| TW086105014A TW326098B (en) | 1996-04-19 | 1997-04-17 | Process of manufacturing semiconductor device with a metallic silicide layer of low resistance |
| KR1019970014893A KR970072211A (ko) | 1996-04-19 | 1997-04-18 | 저저항 금속 규화물층을 가지는 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097900A JP2882352B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283466A JPH09283466A (ja) | 1997-10-31 |
| JP2882352B2 true JP2882352B2 (ja) | 1999-04-12 |
Family
ID=14204621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097900A Expired - Lifetime JP2882352B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0802563A3 (ja) |
| JP (1) | JP2882352B2 (ja) |
| KR (1) | KR970072211A (ja) |
| TW (1) | TW326098B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6432479B2 (en) | 1997-12-02 | 2002-08-13 | Applied Materials, Inc. | Method for in-situ, post deposition surface passivation of a chemical vapor deposited film |
| KR20030002867A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100400785B1 (ko) * | 2001-12-28 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드 형성 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207372A (en) * | 1981-06-15 | 1982-12-20 | Nec Corp | Manufacture of metal oxide semiconductor integrated circuit device |
| JPS59123228A (ja) * | 1982-12-28 | 1984-07-17 | Nec Corp | 半導体装置の製造方法 |
| US5043790A (en) * | 1990-04-05 | 1991-08-27 | Ramtron Corporation | Sealed self aligned contacts using two nitrides process |
| US5190893A (en) * | 1991-04-01 | 1993-03-02 | Motorola Inc. | Process for fabricating a local interconnect structure in a semiconductor device |
| DE4402070C2 (de) * | 1994-01-25 | 1997-10-16 | Gold Star Electronics | Verfahren zum Herstellen eines aus PtSi-Platinsilizid bestehenden Kontaktstopfens |
| US5789318A (en) * | 1996-02-23 | 1998-08-04 | Varian Associates, Inc. | Use of titanium hydride in integrated circuit fabrication |
-
1996
- 1996-04-19 JP JP8097900A patent/JP2882352B2/ja not_active Expired - Lifetime
-
1997
- 1997-04-16 EP EP97106310A patent/EP0802563A3/en not_active Withdrawn
- 1997-04-17 TW TW086105014A patent/TW326098B/zh active
- 1997-04-18 KR KR1019970014893A patent/KR970072211A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH09283466A (ja) | 1997-10-31 |
| KR970072211A (ko) | 1997-11-07 |
| EP0802563A2 (en) | 1997-10-22 |
| EP0802563A3 (en) | 1998-09-02 |
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