KR20000044606A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 게이트 전극 형성방법에 관한 것이며, 게이트 패터닝 이후의 후속 공정인 LDD 산화 공정시 실리사이드막 또는 금속막의 이상산화 현상을 억제할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 게이트 전극 패터닝 후, 고주파(radio frequency, RF)-스퍼터링(sputtering)법을 사용하여 산화막을 증착하는 것으로 기존의 열산화 방식의 LDD 산화 공정을 대체하는 기술이다. 고주파-스퍼터링법은 저온(10∼300℃)에서 공정을 진행할 수 있어 게이트 이상산화 현상을 억제할 수 있다.

Description

반도체 소자의 게이트 전극 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 텅스텐, 티타늄 등의 고융점 금속을 이용한 폴리사이드(polycide, 실리사이드(silicide)/폴리실리콘) 구조의 게이트 전극 또는 금속/폴리실리콘 구조의 게이트 전극에 대한 관심이 증대되고 있다.
이와 같이 폴리사이드 구조 또는 금속/폴리실리콘 구조의 게이트 전극을 형성함에 있어서, 게이트 전극을 패터닝할 때 발생하는 플라즈마 손상 및 후처리 공정에서의 BOE(buffered oxide etchant) 세정시 게이트 산화막 손상을 보상하기 위한 LDD(lightly doped drain) 산화 공정이 거의 필수적으로 요구된다.
이러한 종래의 LDD 산화 공정시 고온의 산화 분위기에서 실리사이드막 또는 금속막의 이상산화 현상으로 인한 게이트 전극의 변형, 리프팅(lifting) 현상이 유발되는 문제점이 있었다.
본 발명은 게이트 패터닝 이후의 후속 공정인 LDD 산화 공정시 실리사이드막 또는 금속막의 이상산화 현상을 억제할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 텅스텐 실리사이드/폴리실리콘 구조의 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 게이트 산화막
12 : 폴리실리콘막 13 : 티타늄 실리사이드막
14 : 마스크 산화질화막 15 : RF-스퍼터링 산화막
본 발명은 게이트 전극 패터닝 후, 고주파(radio frequency, RF)-스퍼터링(sputtering)법을 사용하여 산화막을 증착하는 것으로 기존의 열산화 방식의 LDD 산화 공정을 대체하는 기술이다. 고주파-스퍼터링법은 저온(10∼300℃)에서 공정을 진행할 수 있어 게이트 이상산화 현상을 억제할 수 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 절연막을 형성하는 제1 단계; 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 제2 단계; 상기 제2 단계 수행 후, 전체구조 상부에 금속 원소를 포함하는 전도막을 형성하는 제3 단계; 상기 전도막 및 상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하는 제4 단계; 및 상기 제4 단계 수행 후, 고주파-스퍼터링법을 사용하여 전체구조 표면을 따라 산화막을 형성하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 텅스텐/폴리실리콘 구조의 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 산화막(11)을 성장시킨 후, 그 상부에 도핑된 폴리실리콘막(12)을 100∼1000Å 두께로 증착한 다음, 그 상부에 티타늄 실리사이드(TiSi2)막(13) 및 마스크 산화질화막(14)을 증착한다. 이때, 티타늄 실리사이드막(13)은 TiSix(x=2.0∼3.0) 타겟을 사용한 스퍼터링법을 사용하여 500∼5000Å의 두께로 증착하며, 증착 직후 700∼900℃의 온도에서 급속열처리 공정을 실시하여 결정화시킨다.
다음으로, 도 1b에 도시된 바와 같이 마스크 산화질화막(14), 티타늄 실리사이드막(13) 및 폴리실리콘막(12)을 차례로 건식 식각하여 게이트 전극을 패터닝한다.
계속하여, 도 1c에 도시된 바와 같이 기존의 LDD 산화 공정을 대신하여, 전체구조 상부에 10∼100Å 두께의 RF-스퍼터링 산화막(15)을 증착한다. 이때, 박막의 물성은 주로 초기 진공도에 많은 영향을 받게 되므로, 초기 진공도를 10-7Torr 이하의 초고진공 상태로 유지하는 것이 중요하다. 또한 스퍼터링 타겟으로는 SiO2타겟을 사용하며, 상세 공정 조건(recipe)은 다음과 같다.
가) 증착 압력 : 1∼10mTorr
나) RF 전원 : 1∼100㎾
다) 증착 온도 : 10∼300℃
이상의 공정을 통해 고온의 산화 분위기에서 장시간 동안 이루어지는 기존의 LDD 산화 공정을 대체함으로써 게이트 이상산화 현상을 억제할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 티타늄 실리사이드/폴리실리콘 구조의 폴리사이드 게이트 전극을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 MO, Ti, Cr, Zr, Nb, Hf, Ta 등의 금속을 사용하여 금속/폴리실리콘 구조의 게이트 전극을 형성하는 경우, TiSi2, CoSi2, VSi2, CrSi2, ZrSi2, NbSi2, MoSi2, HfSi2등의 다른 실리사이드막을 사용하여 폴리사이드 구조의 게이트 전극을 형성하는 경우에도 적용할 수 있다.
전술한 본 발명은 RF-스퍼터링 산화막 증착으로 기존의 열산화 방식의 LDD 산화 공정을 대체함으로써 게이트 이상산화 현상을 억제하는 효과가 있으며, 이로 인하여 반도체 소자의 특성 및 신뢰도를 향상시키는 효과가 있다.

Claims (8)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 제1 단계;
    상기 게이트 절연막 상에 폴리실리콘막을 형성하는 제2 단계;
    상기 제2 단계 수행 후, 전체구조 상부에 금속 원소를 포함하는 전도막을 형성하는 제3 단계;
    상기 전도막 및 상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하는 제4 단계; 및
    상기 제4 단계 수행 후, 고주파-스퍼터링법을 사용하여 전체구조 표면을 따라 산화막을 형성하는 제5 단계
    를 포함하여 이루어진 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 금속 원소를 포함하는 전도막이,
    실리사이드막 또는 금속막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막이,
    10∼100Å 두께인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 고주파-스퍼터링법이, SiO2스퍼터링 타겟을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제5 단계에서,
    1∼10mTorr의 증착 압력을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제5 단계에서,
    1∼100㎾의 고주파 전원을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막이,
    10∼300℃의 온도에서 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제5 단계에서,
    10-7Torr 이하의 초기 진공도를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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