KR20040072790A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극의 면저항을 감소시키기 위하여 샐리사이드 공정을 적용하는 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 제 1 폴리실리콘층 및 비정질 실리콘층을 순차적으로 형성하고, 비정질 실리콘층을 열처리 하여 그레인 사이즈가 큰 제 2 폴리실리콘층으로 만듦으로, 후속 샐리사이드 공정시 단결정에 가까운 제 2 폴리실리콘층과의 반응으로 형성되는 금속-실리사이드층은 표면 거칠기가 없을 뿐만 아니라 균일한 두께를 가지게 되어 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 샐리사이드(salicide; self-aligned-silicide) 공정으로 형성되는 금속-실리사이드층의 표면 거칠기를 제거하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고기능화 되어 감에 따라 금속 배선과 접합부와의 사이에 콘택 저항을 낮추고, 게이트 전극의 저항을 낮추기 위한 방안이 연구되어지고 있다. 현재, 콘택 저항 및 게이트 전극의 저항을 낮추기 위한 하나의 방안으로 샐리사이드(salicide) 공정에 의해 접합부 표면 및 게이트 전극 표면에 실리사이드층(silicide layer)을 형성하고 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역을 정의(define)한다. 액티브 영역의 반도체 기판(11) 상에 게이트 산화막(13) 및 폴리실리콘층(14)을 형성한다.
도 1b를 참조하면, 폴리실리콘층(14)을 패터닝하여 게이트 전극을 형성한다. LDD 이온 주입 공정을 실시한 후, 게이트 전극(14)의 양 측벽에 절연막 스페이서(15)를 형성하고, 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극(14) 양측의 반도체 기판(11)에 LDD 구조의 소오스/드레인 접합부(16)를 형성한다.
도 1c를 참조하면, 샐리사이드 공정을 실시하고, 이로 인하여 게이트전극(14)의 표면 및 소오스/드레인 접합부(16)의 표면에 금속-실리사이드층(17)이 형성된다.
상기한 종래 방법에 따라 게이트 전극(14) 및 접합부(16) 각각에 금속-실리사이드층(17)이 형성되어 게이트 전극(14)의 면저항 및 접합부(16)의 콘택 저항을 개선시킬 수 있다. 그러나, 게이트 전극(14)의 재료로 사용되는 폴리실리콘의 그레인 사이즈가 작으면 작을 수록, 도 1c에 도시된 바와 같이, 금속-실리사이드층(17)은 그 표면이 거칠고(roughness)고, 두께가 불균일하게 형성된다. 이러한 현상은 그레인 사이에 형성된 자연 산화막이 실리사이드용 금속층과 폴리실리콘층이 반응하는 것을 방해하기 때문이다. 따라서, 실리사이드용 금속층을 증착하기 전에 습식 세정 시간(wet-dip time)을 길게 가져가면 양호한 금속-실리사이드층(17)을 얻을 수 있지만 필드 손실(field loss)이 발생되어 접합 누설(junction leakage)을 야기시키는 문제가 있다.
따라서, 본 발명은 샐리사이드 공정으로 형성되는 금속-실리사이드층의 표면 거칠기를 제거하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 소자 분리막
13, 23: 게이트 산화막 14, 24, 200: 폴리실리콘층
15, 25: 절연막 스페이서 16, 26: 소오스/드레인 접합부
17, 27: 금속-실리사이드층 20: 비정질 실리콘층
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막, 제 1 폴리실리콘층 및 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 열처리하여 그레인 사이즈가 큰 제 2 폴리실리콘층으로 만드는 단계; 상기 제 1 및 2 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한 후, 접합부를 형성하는 단계; 및 샐리사이드 공정을 실시하여 상기 게이트 전극 및 상기 접합부에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)에 소자 분리막(22)을 형성하여 액티브 영역을 정의(define)한다. 액티브 영역의 반도체 기판(21) 상에 게이트 산화막(23) 및 제 1 폴리실리콘층(24)을 형성한다. 제 1 폴리실리콘층(24) 상에 비정질 실리콘층(20)을 형성한다.
상기에서, 게이트 산화막(23)은 10 내지 30Å의 두께로 형성하고, 제 1 폴리실리콘층(24)은 1000 내지 2000Å의 두께로 형성하고, 비정질 실리콘층(20)은 약 500Å의 두께로 형성한다. 여기서 한정된 두께 범위는 단지 이해를 돕기 위해 기재한 것이며, 소자의 디자인 룰에 따라 변할 수 있다. 제 1 폴리실리콘층(24) 및 비정질 실리콘층(20)은 별개의 공정으로 형성할 수 있지만, 공정의 단순화를 위해 온도만 변화시킨 즉, 제 1 폴리실리콘층(24)의 증착 조건은 610 내지 680℃의 온도, 바람직하게는 610 내지 620℃의 온도로 하고, 비정질 실리콘층(20)의 증착 조건은 580℃ 이하의 온도, 바람직하게는 530 내지 580℃의 온도로 하는 인-시튜(in-situ)로 형성한다.
도 2b를 참조하면, 비정질 실리콘층(20)을 열처리하여 그레인 사이즈가 큰 제 2 폴리실리콘층(200)으로 만든다. 열처리는 900 내지 1000℃의 온도에서 실시한다.
도 2c를 참조하면, 제 1 및 제 2 폴리실리콘층(24 및 200)을 패터닝 하여 게이트 전극을 형성한다. LDD 이온 주입 공정을 실시한 후, 게이트 전극의 양 측벽에 절연막 스페이서(25)를 형성하고, 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극 양측의 반도체 기판(21)에 LDD 구조의 소오스/드레인 접합부(26)를 형성한다.
도 2d를 참조하면, 샐리사이드 공정을 실시하고, 이로 인하여 게이트 전극의 표면 및 소오스/드레인 접합부(26)의 표면에 금속-실리사이드층(27)이 형성된다.
상기에서, 금속-실리사이드층(27)은 타이타늄(Ti)이나 코발트(Co)와 같은 실리사이드용 금속층을 스퍼터링 방식으로 증착한 후에 급속 열처리하므로써, 금속 이온과 실리콘(Si) 이온이 상호 반응하여 형성된다. 게이트 전극의 표면에 형성된 금속-실리사이드층(27)은 기존과는 달리 그레인 사이즈가 큰 제 2 폴리실리콘층(200)에 형성되기 때문에 표면 거칠기가 없을 뿐만 아니라 두께도 균일하게 형성된다.
상술한 바와 같이, 본 발명은 샐리사이드 공정으로 금속-실리사이드층을 형성할 때, 폴리실리콘층의 그레인 사이즈를 크게 하여 거의 단결정 상태로 만들고, 이러한 폴리실리콘층의 표면에 금속-실리사이드층을 형성하므로, 두께가 균일하고 표면이 매끈한 금속-실리사이드층을 얻을 수 있어 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있다.
Claims (4)
- 반도체 기판 상에 게이트 산화막, 제 1 폴리실리콘층 및 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층을 열처리하여 그레인 사이즈가 큰 제 2 폴리실리콘층으로 만드는 단계;상기 제 1 및 2 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 절연막 스페이서를 형성한 후, 접합부를 형성하는 단계; 및샐리사이드 공정을 실시하여 상기 게이트 전극 및 상기 접합부에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층 및 상기 비정질 실리콘층은 인-시튜로 증착하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 폴리실리콘층은 610 내지 680℃의 온도에서 형성되고, 상기 비정질 실리콘층은 530 내지 580℃의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 900 내지 1000℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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| KR1020030008422A KR20040072790A (ko) | 2003-02-11 | 2003-02-11 | 반도체 소자의 트랜지스터 제조 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100074638A (ko) * | 2008-12-24 | 2010-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 패턴 및 그 형성방법 |
| KR100968645B1 (ko) * | 2007-12-28 | 2010-07-06 | 매그나칩 반도체 유한회사 | 반도체 집적회로의 저항체 제조 방법 |
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2003
- 2003-02-11 KR KR1020030008422A patent/KR20040072790A/ko not_active Application Discontinuation
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| KR100968645B1 (ko) * | 2007-12-28 | 2010-07-06 | 매그나칩 반도체 유한회사 | 반도체 집적회로의 저항체 제조 방법 |
| KR20100074638A (ko) * | 2008-12-24 | 2010-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 패턴 및 그 형성방법 |
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