KR100968645B1 - 반도체 집적회로의 저항체 제조 방법 - Google Patents

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Abstract

본 발명은 고 정합성 및 온도와 전압에 안정적인 폴리실리콘 저항체를 갖는 반도체 집적회로의 저항체 제조 방법에 관한 것이다.
이를 위한, 본 발명의 반도체 집적회로의 저항체 제조 방법은 실리콘 기판에 소자 분리막을 형성하는 단계와, 상기 소자분리막이 형성된 실리콘 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 서로 다른 온도에서 제1폴리 실리콘막과 제2폴리 실리콘막을 순차로 형성하는 단계와, 상기 제1폴리 실리콘막과 제2폴리 실리콘막을 패터닝하여 트랜지스터와 저항체 패턴을 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 표면에 산화막을 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 양측 기판 내에 LDD 영역을 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 양측벽에 스페이서를 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 양측 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.
중수소, 폴리실리콘, 저항체, TCR, VCR

Description

반도체 집적회로의 저항체 제조 방법{METHOD FOR MANUFACTURING RESISTOR OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로의 저항체 제조 방법에 관한 것으로서, 더욱 상세하게는 고 정합성 및 온도와 전압에 대해 안정적인 전기적 특성을 갖는 폴리실리콘 저항체를 갖는 반도체 집적회로의 저항체 제조 방법에 관한 것이다.
반도체 집적회로는 다이오드 및 트랜지스터와 같은 능동소자와 커패시터, 저항 인덕터와 같은 수동소자의 조합으로 구성된다. 이들 집적회로는 높은 저항값(resistance)를 가지는 저항 패턴이 필요하다. 통상적으로, 반도체 소자에 있어서, 저항 패턴은 높은 면저항율(sheet resistivity; Rs)를 가지는 도핑된 폴리 실리콘으로 제조된다.
최근, 반도체 회로의 고집적화와 고정밀화의 추세로 저항체 고품위화는 더욱 절실히 요구되고 있으며, 사무기기, 계측기 및 개인 통신기기의 초소형화 경향에 따라 박막 가열소자(thermal heating element)로서도 박막 저항체의 응용이 더욱 증가하고 있다.
이와 같은 배경에서 박막 저항소자가 갖추어야 할 조건은 다음과 같다. 첫 번째로 전극과의 기계적 접촉 및 마찰에 의한 부분적 손상이나 마모 없이 장시간 견뎌야 하고, 고온에서 산화하지 않아야 한다.
둘째, 비저항이 일정하고, 온도저항계수(TCR)가 0에 가까워야 한다.
이러한 저항체는 다른 능,수동(트랜지스터나 캐패시터 등등)와 마찬가지로 그 씨임에 따라 정밀한 정합(matching) 특성이 요구된다.
전기적인 저항의 주요 특징 중 하나는 온도 의존성이다. 많은 응용을 위해서 저항은 온도 변화에 따라서 큰 변화를 가지지 않아야 하므로 특수한 응용(예를 들 면 트랜스듀서, 증폭기, 필터 등)을 위해 15 ppm/℃ 또는 그 보다 더 적은 값의 TCR이 필요하다.
이러한 저항의 매칭 특성을 개선하기 위하여 종래에는 단순히 레이아웃(Loyout) 상에 반복적인 바 패턴(bar pattern)을 형성하고, 이를 크로스 연결하는 방법을 이용하였다.
그런데, 이러한 방식은 단순히 레이아웃 상으로만 처리하는 방식으로서, 반도체 소자의 디자인 룰 감소에 따른 패턴 미세화에 따라 ADC(analog to digital convertor) 등에서 고저항 매칭을 이용하므로, 10bit 이상의 성능을 나타내기에는 무리이다.
또한, 반도체 소자가 동작하면서 온도가 증가하게 되는데 이때 능동소자 뿐만 아니라 수동 소자인 저항의 증가 또는 감소 현상이 발생하여 결국 제품의 오동 작을 유발한다.
이러한 문제점을 개선하기 위한 기술이 국내 공개특허 제2003-47604호 및 ["Nitrogen Implanted Polysilicon Resistor for High-Voltage CMOS Technology Application :Chung-Hui 초두 외 5명 ieee 2002,11]에 제안된 바 있다.
국내 공개특허 제2003-47604호는 박막형 저항체 설계시 제조조건 및 소재의 구조 그리고 반응성 가스의 투입량 등에 의존하지 않고, 열 및 전기전도 완화층을 박막 저항체 하부에 위치하는 기술이다.
그런데, 이 기술은 별도의 버퍼층 형성 공정을 진행함에 따라 마스크 공정과 버퍼층 형성을 위한 공정의 단계가 증가하는 문제가 있다.
["Nitrogen Implanted Polysilicon Resistor for High-Voltage CMOS Technology Application :Chung-Hui 초두 외 5명 ieee 2002,11]은 폴리실리콘 저항체에 질소 이온 주입을 실시하여 후속 메탈 공정 및 층간절연막 증착 공정시 폴리실리콘 저항체에 수소가 투입되는 것을 방지하는 기술이다.
이 기술은, N2 이온 주입을 위한 공정의 증가로 제조 공정이 복잡해지고, 게이트 전극으로 이용되는 폴리실리콘에 대한 도핑 효율을 저하시키는 단점이 있다.
본 발명은 폴리실리콘 저항체에 중수소 어닐링 공정을 진행하여 폴리실리콘의 수소 흡착을 방지하여 폴리실리콘의 그레인 바운더리의 결함을 방지함으로써, 저항체의 안정적인 전기적 특성을 확보할 수 있도록 하는 반도체 집적회로의 저항체 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 중수소 어닐링 후 인-시튜에서 N2 어닐링 공정을 진행하여 폴리실리콘 내에 주입된 중수소의 이탈을 방지할 수 있도록 하는 반도체 집적회로의 저항체 제조 방법을 제공하기 위한 것이다.
본 발명의 반도체 집적회로의 저항체 제조 방법은 실리콘 기판에 소자 분리막을 형성하는 단계와, 상기 소자분리막이 형성된 실리콘 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 서로 다른 온도에서 제1폴리 실리콘막과 제2폴리 실리콘막을 순차로 형성하는 단계와, 상기 제1폴리 실리콘막과 제2폴리 실리콘막을 패터닝하여 트랜지스터와 저항체 패턴을 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 표면에 산화막을 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 양측 기판 내에 LDD 영역을 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 양측벽에 스페이서를 형성하는 단계와, 상기 트랜지스터와 저항체 패턴 양측 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서 상기 스페이서를 형성하는 단계 이후에 중수소 어닐링 공정을 더 실시함이 바람직하다.이때 상기 제1폴리 실리콘막은 상기 제2폴리 실리콘막과 그레인(grain) 사이즈가 다르고, 상기 제1폴리 실리콘막의 그레인 바운더리(grain boundary)가 상기 제2폴리실리콘막의 그레인 바운더리보다 많은 것을 특징으로 한다.
또한, 상기 중수소 어닐링 공정 후에 저항체 패턴 표면에 실리사이드 보호막 형성 공정을 더 진행할 수 있다.
일반적인 고저항은 외부 환경에 의한 가변성이 커 저항 매칭 특성이 떨어지나, 본 발명은 폴리실리콘 저항체를 중수소 처리하여 저항체가 주변 환경에 대한 영향을 적게 받도록 하여 저항 매칭 특성 및 온도에 따른 저항과 전압 변화 최소화를 이룰 수 있는 이점이 있다.
또한, 본 발명은 고저항의 사용시에도 저항 자체의 가변성을 감소시켜 저항 미스 매칭 현상을 감소시킴으로써, 회로의 면적을 감소시켜 제조 단가를 줄일 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 집적회로의 저항체 제조 방법을 나타낸 공정 단면도이다.
도 1를 참조하면, 일반적인 CMOS 공정과 동일하게 실리콘 기판(10)에 트렌치 를 형성하고, 트렌치 측벽에 산화-질화막(18)을 형성한 후 트렌치에 소자분리막(18')을 형성한다.
이를 상세하게 설명하면, 실리콘 기판(10) 상에 패드 산화막(12)과 패드 질화막(14)을 증착하고, 소정의 사진 식각 공정을 진행하여 패드 질화막(14)과 패드 산화막(12)을 식각하여 실리콘 기판(10)의 트렌치 영역을 노출시킨다.
그런 다음, 노출된 실리콘 기판(10)의 트렌치 영역에 대한 식각 공정을 진행하여 트렌치(18)를 형성한다.
도 1b를 참조하면, 후속 형성되는 폴리실리콘 저항체에 후속의 공정에 의해 수소가 침투되는 것을 차단하기 위하여, 트렌치 측벽에 N2 어닐링 공정을 진행하여 산화-질화막(20)을 형성한다.
여기서, 도면에는 도시되지 않았으나 산화-질화막(20) 형성 이전에 산화막을 형성하는 공정을 더 추가할 수 있다.
이때, 산화-질화막(20)은 20~200Å 범위 내의 두께로 형성하고, 산화-질화막 이전에 형성하는 산화막은 20~200Å 범위 내의 두께로 형성한다.
그런 다음, 갭필산화막을 형성하여 트렌치를 매립한 후 갭필산화막에 대한 평탄화 공정을 진행한 후 인산 세정 용액과 같은 습식 세정 용액을 이용하여 패드 질화막(14)을 제거하여, 소자분리막(18')을 형성한다.
여기서, 갭필산화막으로는 HDP(High Density Plasma) 또는 USG((Undopd Silicate Glass) 산화막을 이용할 수 있다. 또한, 도면에는 도시되지 않았으나 실 리콘 기판(10)에 대한 스트레스를 개선하기 위하여 질화막을 100~300Å 정도 범위의 두께로 증착할 수도 있다.
도 1c를 참조하면, 소자분리막(18')이 형성된 실리콘 기판(10)에 웰(미도시함) 형성 공정을 진행한 후 게이트 산화막(22)을 형성한다.
이때, 게이트 산화막(22)은 산화막(22a)과 순수한 산화막 대신에 보론의 침투 방지 및 게이트의 항복 전압(Breakdown Voltage) 개선을 위하여 산화막 내에 질소가 3~10% 정도 함유되는 질화-산화막(22b)으로 형성할 수도 있다.
도 1d를 참조하면, 게이트 전극 및 폴리실리콘 저항체로 이용하기 위한 폴리실리콘(24)을 증착한다.
이때, 폴리실리콘 증착은 여러 온도를 적용하여 증착한다.
상세하게는, 우선 600℃ 이상의 고온에서 제1폴리 실리콘(24a)을 400Å 정도의 두께로 증착하고, 동일한 챔버에서 온도를 570℃로 낮추어 제2폴리 실리콘(24b)을 타겟의 두께 만큼 증착한다.
즉, 게이트 산화막(22) 바로 윗 부분에는 통상적으로 이용되는 제1폴리 폴리실리콘(24a)이 형성되고, 그 상부의 나머지 70%의 게이트 폴리는 라지 그레인(large grain)인하여 그레인 바운더리(grain boundary)가 비교적 적은 상태의 폴리실리콘 저항체가 형성될 수 있는 것이다.
다시 말해, 기존의 폴리실리콘에서의 다량의 그레인 바운더리(grain boundary)에 의해 전자가 쉽게 포획 및 방출되어 저항으로 사용할 경우 온도나 전압, 공정 요인과 같은 주변 환경에 전기적 특성이 쉽게 변화한다.
따라서, 본 발명의 실시예와 같이 상부 폴리실리콘을 라지 그레인(large grain)을 갖도록 형성함으로써, 그레인 바운더리(grain boundary)가 비교적 적은 상태의 폴리실리콘 저항체를 형성하고, 전자의 포획 및 방출을 방지하여 주변 환경 변화에 둔감하게 할 수 있는 것이다.
다음으로, 소정의 사진 및 식각 공정을 진행하여 게이트(G) 및 저항체(R) 패턴을 형성하고, 게이트 재산화 공정을 진행하여 게이트(G) 및 저항체 패턴(R)의 상부 및 측벽에 재산화막(26)을 형성한다.
도 1e를 참조하면, 통상적인 저농도 불순물 이온 주입을 진행하여 LDD 영역(28)을 형성하고, 게이트(G)와 저항체(R) 패턴의 측벽에 스페이서(30)를 형성한다.
그리고, 소정의 사진 식각 공정으로 임플란트 마스크(미도시함)를 형성한 후 고농도의 이온 주입을 실시하여, 소오스/드레인(32)을 형성한다.
그런 다음, 소오스/드레인(32)에 주입된 도펀트의 활성화를 위한 RTP(rapid thermal processing) 공정을 진행한다.
이때, 소오스/드레인(32)은 트랜지스터 영역(TA) 뿐만 아니라 저항체 영역(RA)에도 형성할 수 있으며, 이때 이온 주입은 N+ 불순물, 또는 P+ 불순물이 동시에 주입되도록 할 수 있다.
이 경우, N+ 불순물과 P+ 불순물의 농도는 소자 특성에 따라 도핑 농도 차가 10% 이상 나도록 할 수 있으며, 더욱 안정적인 저항 특성을 위하여 P+ 불순물농도가 N+ 불순물의 농도 보다 높도록 함이 바함직하다.
또한, 소오스/드레인(32) 영역 형성을 위한 이온 주입은 트랜지스터 영역과 저항체 영역을 별도로 진행할 수 있으며, 이때 저항체 영역(RA)에만 BF2, B(boron)을 5E14 atms/㎠의 양을 주입할 수 있다.
도 1f를 참조하면, 동일 장비와 동일 챔버에서 중수소(D2; deuterium) 어닐링 공정을 진행하고, 저항체 패턴에 실리사이드 보호막(34) 형성 공정을 진행한다.
여기서, 중수소 어닐링 공정은 챔버 내 가스 분위기를 D2를 최소 10~100%로 5~100sccm 주입하고, 온도를 400~500℃로 하여 10분~2시간 동안, 바람직하게는 30분 정도 실시할 수 있다.
이때, 어닐링 압력은 0.2~atm의 저압에서부터 100atm의 고압까지 실시하여, 폴리 실리콘의 TCR(temperature coefficient or resistance), VCT(voltage coefficient of resistance)및 미스 매칭 특성을 개선한다.
이와 같이, 본 발명은 중수소 어닐링 공정을 통해 폴리실리콘의 그레인 바운더리에 발생할 수 있는 결함에 대한 보호 역할을 하도록 한다.
다시 말해, 수소는 외부의 스트레스(전기적, 열적)에 의해 실리콘 댕글링 본드에 쉽게 흡/탈착하여 저항체의 전기적 특성 변화를 민감하게 한다.
그러나, 폴리실리콘 내에 있는 중수소는 수소보다 폴리실리콘에 강하게 흡착 하는 특성을 가짐에 따라, 후속 공정에 의한 수소의 흡착을 방지하며 다결정 실리콘 바운더리 결함을 방지함으로써 폴리실리콘으로 이루어지는 저항체의 외부 스트레스 대한 민감도를 저하시킬 수 있다.
이와 같이 외부 환경에 둔감한 저항 특성을 가짐에 따라 저항의 낮은 미스 매칭 특성을 통해 회로에서 차지하는 면적을 감소시킴으로써, 제조 원가를 감소시킬 수 있다.
또한, 중수소는 트랜지스터의 게이트 폴리실리콘의 인터페이스에서 실리콘의 결함과 결합하여 이 결함을 중화시킴으로써, 트랜지스터의 성능을 향상시킬 수 있다.
한편, 실리사이드 보호막(34)은 폴리실리콘 내부에 주입된 중수소의 이탈이 방지되도록 하는 것으로서, 폴리실리콘 표면에 산화-질화막으로 형성하거나, 질화막으로 형성할 수 있다.
여기서, 실리사이드 보호막(34)을 산화-질화막으로 형성하는 경우는 중수소 어닐링 공정 후 딜레이 타임 없이 인-시튜(In-situe)로 즉시 실시하여 산화-질화막이 형성되도록 하는 것이다.
이를 위하여, 중수소 어닐링 후 챔버 내의 N2 가스 농도가 50~90%가 되도록 하고, N2 가스 농도의 비율을 제외한 나머지 비율을 O2 가스로 채우도록 한 후 400~1000℃의 온도로 산화-질화 공정을 진행한다.
그리고, 실리사이드 보호막(34)을 10~500Å의 두께의 산화-질화막이 형성되 도록 하되, 산화-질화막내의 질소의 비율이 5~70%가 되도록 한다.
또는, 실리콘 보호막(34)을 질화막으로 형성하는 경우 중수소 어닐링 후 인-시튜(In-situe)로 N2 가스를 이용하여 400~1000℃의 온도로 PE-CVD, LP-CVD 또를 스퍼터링 방식을 통해 최소 200Å 이상의 두께를 가지도록 함이 바람직하다.
이후, 후속 공정으로 도 1g에 도시된 바와 같이 층간 절연막(36)을 형성한다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할것이다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 집적회로의 저항체 제조 방법을 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호 설명>
10 : 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 감광막 패턴
18 : 트렌치 18': 소자분리막
20 : 산화-질화막 22 : 게이트 산화막
24 : 폴리실리콘막 24a : 제1폴리 실리콘
24b : 제2폴리 실리콘 26 : 재산화막
28 : LDD 영역 30 : 스페이서
32 : 소오스/드레인 34 : 실리사이드 보호막
36 : 층간절연막

Claims (12)

  1. 실리콘 기판에 소자 분리막을 형성하는 단계;
    상기 소자분리막이 형성된 실리콘 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 서로 다른 온도에서 제1폴리 실리콘막과 제2폴리 실리콘막을 순차로 형성하는 단계;
    상기 제1폴리 실리콘막과 제2폴리 실리콘막을 패터닝하여 트랜지스터와 저항체 패턴을 형성하는 단계;
    상기 저항체 패턴 표면에 산화막을 형성하는 단계;
    상기 저항체 패턴 표면에 중수소 어닐링 공정을 실시하는 단계를 포함하며,
    상기 제1폴리 실리콘막은 상기 제2폴리 실리콘막과 그레인(grain) 사이즈가 다르고, 상기 제1폴리 실리콘막의 그레인 바운더리(grain boundary)가 상기 제2폴리실리콘막의 그레인 바운더리보다 많은 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  2. 제 1항에 있어서,
    상기 중수소 어닐링 공정 이후에 상기 저항체 영역에 P형 불순물과 N형 불순물을 동시에 주입하되 어느 하나의 불순물 농도가 다른 하나보다 10% 이상 높게 주입하는 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  3. 제 1항에 있어서,
    상기 중수소 어닐링 공정은 챔버 내의 가스 분위기가 D2가 10~100%에서 실시함을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  4. 제 3항에 있어서,
    상기 챔버 내의 D2가 100%가 안 될 경우 나머지 비율을 N2 가스로 실시하는 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  5. 제 1항 또는 제 3항에 있어서,
    상기 중수소 어닐링 공정은 400~500℃ 온도에서 10분~120분간 실시함을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  6. 제 5항에 있어서,
    상기 중수소 어닐링 공정 시의 압력은 0.2~100atm으로 실시함을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  7. 제 1항에 있어서,
    상기 중수소 어닐링 공정 후 인-시튜로 N2 어닐링 공정을 진행하여 상기 저항체 패턴의 표면에 산화-질화막을 형성시켜 중수소 어닐링에 의해 주입된 중수소의 이탈을 방지하는 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  8. 제 7항에 있어서,
    상기 중수소 어닐링 후 N2 어닐링 공정은 중수소 어닐링 공정 후 딜레이 타임 없이 챔버 내의 가스 분위기를 N2 가스 50~90%로 하여 실시함을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  9. 제 8항에 있어서,
    상기 챔버 내의 N2를 제외한 나머지 가스의 비율을 O2 가스로 하는 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  10. 제 7항에 있어서,
    상기 트랜지스터와 저항체 패턴 표면의 산화-질화막은 10~500Å의 두께로 형성하고 막내의 질소 비율이 5~70%가 되도록 하는 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  11. 제 7항에 있어서,
    상기 중수소 어닐링 후 N2 어닐링 공정은 400~1000℃에서 실시함을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
  12. 제 1항에 있어서,
    상기 중수소 어닐링 공정 후에 저항체 패턴 표면에 실리사이드 보호막 형성 공정을 더 진행하는 것을 특징으로 하는 반도체 집적회로의 저항체 제조 방법.
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