KR100842470B1 - 반도체 소자의 캐패시턴스 제조 방법 - Google Patents
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Abstract
본 발명은 메탈 라인 단자의 사용 유무에 따라 소자의 산화막 캐패시턴스 및 PIP의 캐패시턴스를 동시에 사용하여 캐패시턴스의 용량을 극대화하기 위한 것으로, 이를 위한 본 발명은, (a) 반도체 기판 상에 액티브 영역(Active Area) 및 제1게이트 전극을 형성하는 단계와, (b) 상기 (a)단계에서 형성된 제1게이트 전극 패턴 상부에 커패시턴스가 형성될 질화실리콘(SiN)을 부분적으로 증착하는 단계와, (c) 상기 (b)단계에서 증착된 질화 실리콘(SiN) 상부에 제2게이트 전극을 형성하는 단계와, (d) 상기 (a,b,c) 단계에 의해 형성된 상태에서, 제1절연막 및 제2절연막을 증착 및 평탄화 공정을 통해 순차적으로 형성하는 단계와, (e) 상기 (d)단계에서 형성된 제2 절연막 상부에 PR 패턴을 형성하고, PR 패턴을 마스크로 식각하여 메탈 라인을 형성하는 단계와, (f) 상기 (e)단계에서 형성된 메탈 라인에 대하여 메탈를 채워서 트랜지스터와 캐패시턴스가 사용되어질 라인 단자를 형성하는 단계를 포함한다. 따라서, 기존에서와 같이 PIP 커패시턴스 공정에 의해 제작된 반도체 소자가 산화막 캐패시턴스와 PIP의 캐피시턴스를 동시에 사용할 수 없기 때문에 캐패시턴스의 용량이 극히 제한되어 있다는 문제점을 해결할 수 있는 효과가 있다.
메탈, 라인 단자, 캐패시턴스, 게이트, 접지
Description
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 PIP 캐패시턴스 제조 방법을 설명하기 위한 각 공정별 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 캐패시턴스 제조 방법을 설명하기 위한 각 공정별 단면도,
도 3은 본 발명에 따른 라인 단자의 조합에 의하여 다양한 캐패시턴스를 나타낸 도면.
본 발명은 반도체 소자의 캐패시턴스 제조 방법에 관한 것으로, 보다 상세하게는 메탈 라인 단자의 사용 유무에 따라 반도체 소자의 산화막 캐패시턴스 및 PIP(Polysilicon/Insulator/Polysilicon)의 캐패시턴스를 동시에 사용할 수 있도록 하는 방법에 관한 것이다.
주지된 바와 같이, 현재 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 캐패시턴스를 구현하기 위한 반도체 소자의 개발 및 연구가 진 행되고 있다.
즉, 고용량 캐패시턴스는 MIM(Metal/Insulator/Metal) 구조와 그리고 PIP 구조로 구분된다. 이러한 PIP 또는 MIM 캐패시턴스는 MOS(Metal Oxide Silicon)형 캐패시턴스나 정션 캐패시턴스(junction capacitance)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다.
다시 말하여, MIM 구조는 반도체 공정에서 메탈 라인이 형성됨과 동시에 만들어 지므로, 반도체 소자 생성 이후 추가적인 메탈 공정이 필수적이다. 이에 반하여, PIP 구조는 소자 분리막(Shallow Trench Isolation, STI) 상에 만들기 때문에 MIM 구조에서와 같이 추가 공정이 필요하지 않으며, 또한 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 캐패시턴스의 전극을 함께 제조하는 특징을 갖는다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 PIP 캐패시턴스 제조 방법을 설명하기 위한 각 공정별 단면도이다.
먼저 도 1a에 도시된 바와 같이, STI 등의 소자 분리 공정을 통해 반도체 기판(10)인 실리콘기판의 활성 영역과 소자 분리 영역을 구분하는 소자분리막(12)을 형성하고 이온 주입(ion implantation) 공정을 통해 기판(10)의 활성 영역에 문턱 전압 조절 등의 도펀트(dopant)를 이온 주입시킨다.
그리고 기판(10)의 활성 영역 전면에 절연막을 증착하고 그 위에 로직 트랜 지스터의 게이트 전극 및 PIP 캐패시턴스의 하부전극으로 사용되는 제 1폴리실리콘막을 증착한다. 캐패시턴스의 하부 전극 마스크를 이용한 사진 및 건식 식각(dry etch) 공정을 진행하여 제 1폴리실리콘막을 패터닝하여 소자 분리막(12) 상부에 캐패시턴스의 하부 전극(18)을 형성한 후에 이온 주입 공정을 실시하여 하부 전극(18)의 도펀트 농도를 높게 조절한다.
다음에, 구조물 전면에 유전체막으로서 ONO(Oxide-Nitride-Oxide)를 증착하고 그 위에 PIP 캐패시턴스의 상부 전극으로 사용되는 제 2폴리실리콘막을 증착 및 이온 주입한다. 그런 다음 로직 트랜지스터의 게이트 전극 및 캐패시턴스의 상부 전극의 각 마스크를 이용한 사진 및 건식 식각을 진행하여 소자 분리막(12) 상부에 있는 제 2폴리실리콘막을 패터닝해서 상부 전극(22)을 형성하고 그 하부의 유전체막(20)을 패터닝한다. 이와 동시에 기판의 활성 영역에 제 2폴리실리콘막을 패터닝하여 로직 트랜지스터의 게이트 전극(16)을 형성하면서 게이트 전극(16) 하부의 절연막또한 패터닝하여 게이트 절연막(14)을 형성한다.
이후 도면에 도시하지 않았지만, 로직 트랜지스터의 활성 영역에 LDD(Light Doped Drain) 이온 주입 공정을 실시하여 기판(10)내에 게이트 전극(16)의 폭만큼 서로 이격된 n- 또는 p- LDD 영역을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 구조물 전면에 절연막으로서 실리콘질화막(Si3N4)을 증착하고 이를 건식 식각하여 캐패시턴스의 상부 전극(22) 및 유전체막(20)과, 하부 전극(18)의 양쪽 측벽에 스페이서(24)를 형성한다. 이와 동시에 로직 트랜지스터의 게이트 전극(16) 및 게이트 절연막(14)의 양쪽 측벽에도 스페이서(24)를 형성한다. 그리고 로직 트랜지스터 영역에 소오스/드레인 이온 주입 공정을 실시하여 기판(10)내에 게이트 전극(16) 및 스페이서(24)의 폭만큼 서로 이격된 소오스/드레인 영역(26)을 형성한다.
다음에, 도 1c에 도시된 바와 같이, 캐패시턴스의 상부 전극(26) 표면 또는 로직 트랜지스터 영역의 실리사이드가 형성되지 않을 영역에 블록킹 산화막(28)을 형성하고, 기판 전면에 실리사이드 금속층으로서 티타늄(Ti)을 증착하고 어닐 처리하여 티타늄 실리사이드막(30a, 30b)을 형성한다. 이로 인해, 로직 트랜지스터의 게이트 전극(16) 또는 소오스/드레인 영역(26) 표면에 실리사이드막(30a)을 형성함과 동시에 캐패시턴스의 하부 전극(18) 표면에 실리사이드막(30b)을 형성한다.
이어서 도 1d에 도시된 바와 같이, 상기 구조물 전면에 식각 정지막(32)으로서 실리콘 질화막을 형성하고 그 위에 층간절연막(PMD: Poly Metal Dielectric layer)(34)으로서 BPSG(BoroPhospho Silicate Glass) 또는 PSG(Phospho Silicate Glass)를 증착 및 어닐링한다. 그런 다음 화학적기계적연마(Chemical Mechanical Polishing, CMP)로 층간 절연막(34)의 표면을 평탄화한 후에, CMP 공정시 발생된 스크래치(scratch)를 보상해주기 위하여 층간 절연막(34) 상부에 버퍼 산화막(buffer oxide layer)(36)을 추가 형성한다.
다음으로, 도 1e에 도시된 바와 같이, 버퍼 산화막(36) 상부에 캐패시턴스의 상부 전극 콘택홀 마스크를 이용한 사진 공정을 진행하여 캐패시턴스의 콘택홀 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 건식 식각 공정으로 버퍼 산화막(36) 내지 블록킹 산화막(28)까지 식각해서 캐패시턴스의 상부 전극(22) 표 면이 드러나는 콘택홀(38)을 형성한 후에 포토레지스트 패턴을 제거한다.
그런 다음 도 1f에 도시된 바와 같이, 버퍼 산화막(36) 상부에 로직 트랜지스터 및 캐패시턴스의 하부 전극 콘택홀 마스크를 이용한 사진 공정을 진행하여 로직 트랜지스터의 콘택홀 또는 캐패시턴스의 하부 전극 콘택홀 영역을 정의하는 포토레지스트 패턴을 형성하고, 건식 식각 공정으로 버퍼 산화막(36) 내지 식각 정지막(32)까지 식각해서 로직 트랜지스터의 게이트전극(16) 또는 소오스/드레인 영역(26)의 실리사이드막(30a) 표면이 드러나는 콘택홀(40)을 형성한다. 이와 동시에 커패시턴스의 하부 전극(18)의 실리사이드막(30b) 표면이 드러나는 콘택홀(40)도 함께 형성된다.
그리고나서 도 1g에 도시된 바와 같이, 상기 버퍼 산화막(36) 내지 식각 정지막(32)의 콘택홀(38, 40)내에 도전막으로서 도프트 폴리실리콘 또는 금속물질을 매립하고 이를 패터닝하여 트랜지스터의 게이트 전극(16) 또는 소오스/드레인 영역(26)과 연결되는 콘택(42)과 캐패시턴스의 하부 전극(18) 또는 상부 전극(22)과 연결되는 콘택(44)을 형성하고 버퍼 산화막(36) 위에 이들 콘택(42, 44)과 연결되는 배선(46)을 형성한다.
그러나, 상술한 바와 같은 종래 기술에 의한 반도체 소자의 PIP 캐패시턴스 제조 방법은 PIP 캐패시턴스가 두 개의 폴리실리콘층이 적층된 구조이므로 로직 트랜지스터와 캐패시턴스 사이의 단차로 인해 2번의 콘택홀 식각 공정을 진행해야 하므로 제조 공정이 증가되며 이로 인해 제조 단가가 높아진다. 또한, PIP를 이용하여 캐패시턴스를 생성할 수는 있지만, 상술한 제조 방법은 반도체 소자의 산화막 캐패시턴스와 PIP의 캐피시턴스를 동시에 사용할 수 없기 때문에 캐패시턴스의 용량이 극히 제한되어 있다는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 메탈 라인 단자의 사용 유무에 따라 소자의 산화막 캐패시턴스 및 PIP의 캐패시턴스를 동시에 사용하여 캐패시턴스의 용량을 극대화할 수 있는 반도체 소자의 캐패시턴스 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 캐패시턴스 제조 방법은 (a) 반도체 기판 상에 액티브 영역(Active Area) 및 제1게이트 전극을 형성하는 단계와, (b) 상기 (a)단계에서 형성된 제1게이트 전극 패턴 상부에 커패시턴스가 형성될 질화실리콘(SiN)을 부분적으로 증착하는 단계와, (c) 상기 (b)단계에서 증착된 질화 실리콘(SiN) 상부에 제2게이트 전극을 형성하는 단계와, (d) 상기 (a,b,c) 단계에 의해 형성된 상태에서, 제1절연막 및 제2절연막을 증착 및 평탄화 공정을 통해 순차적으로 형성하는 단계와, (e) 상기 (d)단계에서 형성된 제2 절연막 상부에 PR 패턴을 형성하고, PR 패턴을 마스크로 식각하여 메탈 라인을 형성하는 단계와, (f) 상기 (e)단계에서 형성된 메탈 라인에 대하여 메탈를 채워서 트랜지스터와 캐패시턴스가 사용되어질 라인 단자를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도 면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, STI에 의해 소자 분리되어 있는 P-Well 형 반도체 기판 상에 액티브 영역(Active Area)(201) 및 제1게이트 전극(203)을 형성하고, 그 상부에 커패시턴스가 형성될 질화실리콘(SiN)(205)을 제1게이트 전극(203) 상에 부분적으로 증착한다. 이어서, 제1게이트 전극(203)에 부분적으로 증착된 질화 실리콘(SiN)(205) 상부에 제2게이트 전극(207)을 형성한다. 다음으로, 제1절연막(209)을 증착하고 CMP 공정을 통해 평탄화한 다음에, 바로, 평탄화된 제1절연막(209) 상부에 제2절연막(211)을 증착하고 CMP 공정을 통해 평탄화하여 제1절연막 및 제2절연막을 순차적으로 형성한다. 그리고, 제2 절연막(211) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 제2절연막(211) 상부에 메탈 라인 영역을 정의하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 공지의 포토리소그라피 공정으로 식각하여 P-기판과, 액티브(소스와 드레인) 영역(201)과, 그리고 제1게이트 전극(203) 및 제2게이트 전극(207)을 노출시키는 메탈 라인(213)을 형성한다. 마지막으로, 메탈 라인(213)에 대하여 메탈(215)를 채워서 트랜지스터와 캐패시턴스가 사용되어질 라인 단자, 즉 소스 및 드레인라인과, 입력(Input)라인1,2와, 그리고 접지라인 단자를 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 캐패시턴스 제조 방법을 설명하기 위한 각 공정별 단면도이다.
즉, STI에 의해 소자 분리되어 있는 P-Well 형 반도체 기판 상에 액티브 영역(Active Area)(201) 및 제1게이트 전극(203)을 일 예로, 도 2a에 도시된 바와 같이 형성한다.
다음으로, 제1게이트 전극(203)이 형성된 패턴 상부에 커패시턴스가 형성될 질화실리콘(SiN)(205)을 일 예로, 도 2b에 도시된 바와 같이 제1게이트 전극(203) 상에 부분적으로 증착한다.
다음에, 제1게이트 전극(203)에 부분적으로 증착된 질화 실리콘(SiN)(205) 상부에 제2게이트 전극(207)을 일 예로, 도 2c에 도시된 바와 같이 형성한다.
이어서, 상술한 바와 같이, 반도체 기판 상에 액티브 영역(Active Area)(201) 및 제1게이트 전극(203), 그리고 질화실리콘(SiN)(205) 및 제2게이트 전극(207)이 형성되어 있는 상태에서, 제1절연막(209)을 증착하고 CMP 공정을 통해 평탄화한 다음에, 바로, 평탄화된 제1절연막(209) 상부에 제2절연막(211)을 증착하고 CMP 공정을 통해 평탄화하여 일 예로, 도 2d에 도시된 바와 같이 제1절연막 및 제2절연막을 순차적으로 형성한다.
다음으로, 제2 절연막(211) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 제2절연막(211) 상부에 메탈 라인 영역을 정의하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 공지의 포토리소그라피 공정으로 식각하여 일 예로, 도 2e에 도시된 바와 같이 P-기판과, 액티브(소스와 드레인) 영역(201)과, 그리고 제1게이트 전극(203) 및 제2게이트 전극(207)을 노출시키는 메탈 라인(213)을 형성한다.
마지막으로, 도 2f에 도시된 바와 같이 메탈 라인(213)에 대하여 메탈(215)를 채워서 트랜지스터와 캐패시턴스가 사용되어질 라인 단자, 즉 소스 및 드레인라인과, 입력(Input)라인1,2와, 그리고 접지라인 단자를 형성한다.
따라서, 도 2f에 도시된 입력라인1 및 입력라인2의 단자를 이용할 경우 도 3에 도시된 바와 같이 PIP의 질화실리콘(SiN) 캐패시턴스로 사용 가능하고, 입력라인1과 접지(Ground)라인의 단자를 이용할 경우 도 3에 도시된 바와 같이 트랜지스터가 원래 갖고 있는 산화막(Oxide) 캐패시턴스로 사용 가능하다. 또한 입력라인1 및 입력라인2, 그리고 접지라인의 단자를 묶어서 사용하면 도 3에 도시된 바와 같이 SiN 캐패시턴스와 산화막(Oxide) 캐패시턴스를 병렬로 연결하여 사용 가능하기 때문에 정전용량을 크게 할 수 있다. 또한 트랜지스터만을 사용하고 싶다면 입력라인2의 단자를 제외시키고 사용하면 일반적인 반도체 소자로서 사용가능함에 따라 기존에서와 같이 PIP 커패시턴스 공정에 의해 제작된 반도체 소자가 산화막 캐패시턴스와 PIP의 캐피시턴스를 동시에 사용할 수 없기 때문에 캐패시턴스의 용량이 극히 제한되어 있다는 문제점을 해결할 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업 계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 메탈 라인 단자, 즉 입력라인1 및 입력라인2의 단자를 이용할 경우 PIP의 SiN 캐패시턴스로 사용 가능하고, 입력라인1과 접지라인의 단자를 이용할 경우 트랜지스터가 원래 갖고 있는 산화막(Oxide) 캐패시턴스로 사용 가능하며, 또한 입력라인1 및 입력라인2, 그리고 접지라인의 단자를 묶어서 사용하면 SiN 캐패시턴스와 산화막(Oxide) 캐패시턴스를 병렬로 연결하여 사용 가능하기 때문에 정전용량을 크게 할 수 있으며, 트랜지스터만을 사용하고 싶다면 입력라인2의 단자를 제외시키고 사용하면 일반적인 반도체 소자로서 사용가능함으로써, 기존에서와 같이 PIP 커패시턴스 공정에 의해 제작된 반도체 소자가 산화막 캐패시턴스와 PIP의 캐피시턴스를 동시에 사용할 수 없기 때문에 캐패시턴스의 용량이 극히 제한되어 있다는 문제점을 해결할 수 있는 효과가 있다.
Claims (6)
- 삭제
- 반도체 소자의 캐패시턴스 제조 방법으로서,(a) 반도체 기판 상에 액티브 영역(Active Area) 및 제1게이트 전극을 형성하는 단계와,(b) 상기 (a)단계에서 형성된 제1게이트 전극 패턴 상부에 커패시턴스가 형성될 질화실리콘(SiN)을 부분적으로 증착하는 단계와,(c) 상기 (b)단계에서 증착된 질화 실리콘(SiN) 상부에 제2게이트 전극을 형성하는 단계와,(d) 상기 (a,b,c) 단계에 의해 형성된 상태에서, 제1절연막 및 제2절연막을 증착 및 평탄화 공정을 통해 순차적으로 형성하는 단계와,(e) 상기 (d)단계에서 형성된 제2 절연막 상부에 PR 패턴을 형성하고, 상기 PR 패턴을 마스크로 식각하여 메탈 라인을 형성하는 단계와,(f) 상기 (e)단계에서 형성된 메탈 라인에 대하여 메탈를 채워서 트랜지스터와 캐패시턴스가 사용되어질 라인 단자를 형성하는 단계를 포함하며,상기 (f)단계에서 형성된 라인 단자는, 소스 및 드레인라인과, 입력(Input)라인1,2와, 접지라인 단자로 이루어진 반도체 소자의 캐패시턴스 제조 방법.
- 제 2 항에 있어서,상기 입력라인1 및 입력라인2의 단자를 이용할 경우 PIP의 SiN 캐패시턴스로 사용 가능한 것을 특징으로 하는 반도체 소자의 캐패시턴스 제조 방법.
- 제 2 항에 있어서,상기 입력라인1과 접지라인의 단자를 이용할 경우 트랜지스터의 산화막(Oxide) 캐패시턴스로 사용 가능한 것을 특징으로 하는 반도체 소자의 캐패시턴스 제조 방법.
- 제 2 항에 있어서,상기 입력라인1 및 입력라인2와, 접지라인의 단자를 묶어서 사용하면 질화실리콘(SiN) 캐패시턴스와 산화막(Oxide) 캐패시턴스를 병렬로 연결하여 사용 가능한 것을 특징으로 하는 반도체 소자의 캐패시턴스 제조 방법.
- 제 2 항에 있어서,상기 입력라인1과, 접지라인, 그리고 소스 및 드레인라인의 단자를 묶어서 사용하면 트랜지스터인 반도체 소자로 사용 가능한 것을 특징으로 하는 반도체 소자의 캐패시턴스 제조 방법.
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