KR100613386B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 소자 분리막 및 액티브 영역을 형성하는 단계, 소자 분리막 및 액티브 영역이 형성된 반도체 기판 위에 게이트 절연막, 게이트 노드 및 측벽 스페이서를 형성하는 단계, 게이트 노드 위에 실리사이드막을 형성하는 단계, 반도체 기판 및 실리사이드막 위에 제1 절연막을 형성하는 단계, 게이트 노드에 대응하는 제1 절연막 위에 금속막을 증착하는 단계, 금속막 위에 제2 절연막을 형성하는 단계, 제2 절연막에 실리사이드막 및 금속막과 각각 연결되는 제1 및 제2 텅스텐 플러그를 형성하는 단계를 포함하고, 실리사이드막, 제1 절연막 및 금속막은 캐패시터를 이루는 것이 바람직하다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법은 액티브 영역에 트랜지스터를 형성하는 공정을 이용하여 MIM 또는 PIP 캐패시터를 형성함으로써 공정을 단순화하고, 비용을 절감할 수 있다.
캐패시터, MIM, PIP

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 단면도이고,
도 2 및 도 3은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이고,
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이고,
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 금속 절연체 금속 캐패시터(Metal Insulator Metal capacitor, 이하 MIM이라 칭함)는 금속과 금속이 서로 중첩되며 그 사이에 절연체가 형성되어 캐패시터를 이룬다.
이러한 MIM은 평탄화 산화막 위에 하부 금속층, 유전층(Dielectric) 및 상부 금속층을 연속적으로 증착하고 사진 식각 공정으로 상부 금속 패터닝을 실시하여 상부 금속 패턴을 형성한다. 그리고, 사진 시각 공정으로 유전층 및 하부 금속 패터닝을 진행하여 하부 금속 패턴을 형성한다.
그리고, 상부 금속 패턴 및 하부 금속 패턴 위에 절연막 및 평탄화 산화막을 증착한 후 상부 금속 패턴 및 하부 금속 패턴과 상기 평탄화 산화막을 통과하여 연결되는 금속 노드를 형성한다.
그러나, 이와 같은 공정으로 형성되는 캐패시터는 4회 이상의 사진 식각 공정과 7회 이상의 증착 공정 및 크리닝 공정이 요구된다.
또한, 캐패시터로 금속을 사용하는 대신 폴리 실리콘을 사용하여 캐패시터를 형성하는 폴리 절연체 폴리 캐패시터(Poly Insulator Poly capacitor, PIP)의 경우에도 4회 이상의 사진 식각 공정과 7회 이상의 증착 공정 및 크리닝 공정이 요구된다.
캐패시터를 형성하기 위해 이러한 4회 이상의 사진 식각 공정과 7회 이상의 증착 공정 및 크리닝 공정을 진행하는 경우에는 제조 원가의 상승 및 택트 타임이 증가된다.
본 발명의 기술적 과제는 캐패시터의 제조 공정이 단순화되어 수율 향상 및 신뢰성이 개선된 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자는 반도체 기판에 소자 분리막 및 액티브 영역을 형성하는 단계, 상기 소자 분리막 및 액티브 영역이 형성된 반도체 기판 위에 게이 트 절연막, 게이트 노드 및 측벽 스페이서를 형성하는 단계, 상기 게이트 노드 위에 실리사이드막을 형성하는 단계, 상기 반도체 기판 및 실리사이드막 위에 제1 절연막을 형성하는 단계, 상기 게이트 노드에 대응하는 제1 절연막 위에 금속막을 증착하는 단계, 상기 금속막 위에 제2 절연막을 형성하는 단계, 상기 제2 절연막에 상기 실리사이드막 및 금속막과 각각 연결되는 제1 및 제2 텅스텐 플러그를 형성하는 단계를 포함하고, 상기 실리사이드막, 제1 절연막 및 금속막은 캐패시터를 이루는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자는 반도체 기판에 소자 분리막 및 액티브 영역을 형성하는 단계, 상기 소자 분리막 및 액티브 영역이 형성된 반도체 기판 위에 게이트 절연막, 게이트 노드 및 측벽 스페이서를 형성하는 단계, 상기 반도체 기판 및 게이트 노드 위에 제1 절연막을 형성하는 단계, 상기 게이트 노드에 대응하는 제1 절연막 위에 도핑 폴리 실리콘을 증착하는 단계, 상기 도핑 폴리 실리콘 위에 제2 절연막을 형성하는 단계, 상기 제2 절연막에 상기 게이트 노드 및 도핑 폴리 실리콘과 각각 연결되는 제1 및 제2 텅스텐 플러그를 형성하는 단계를 포함하고, 상기 게이트 노드, 제1 절연막 및 도핑 폴리 실리콘은 캐패시터를 이루는 것이 바람직하다.
또한, 상기 게이트 노드는 소자 분리막 또는 액티브 영역에 형성하는 것이 바람직하다.
또한, 상기 게이트 노드는 액티브 영역에 형성되는 트랜지스터의 게이트 전극에 연결되며, 상기 게이트 전극과 동일한 층에 형성되는 것이 바람직하다.
또한, 상기 제1 및 제2 텅스텐 플러그를 형성하는 동시에 상기 액티브 영역에 형성되는 소스 및 드레인 영역과 각각 연결되는 제1 및 제2 비아를 형성하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자는 소자 분리막 및 액티브 영역이 형성되어 있는 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 게이트 절연막, 게이트 노드 및 측벽 스페이서, 상기 게이트 노드 위에 형성되어 있는 실리사이드막, 상기 반도체 기판 및 실리사이드막 위에 형성되어 있는 제1 절연막, 상기 게이트 노드에 대응하는 제1 절연막 위에 형성되어 있는 금속막, 상기 금속막 위에 형성되어 있는 제2 절연막, 상기 제2 절연막에 형성되어 있으며, 상기 실리사이드막 및 금속막과 각각 연결되어 있는 제1 및 제2 텅스텐 플러그를 포함하고, 상기 실리사이드막, 제1 절연막 및 금속막은 캐패시터를 이루고 있는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자는 소자 분리막 및 액티브 영역이 형성되어 있는 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 게이트 절연막, 게이트 노드 및 측벽 스페이서, 상기 반도체 기판 및 게이트 노드 위에 형성되어 있는 제1 절연막, 상기 게이트 노드에 대응하는 제1 절연막 위에 형성되어 있는 도핑 폴리 실리콘, 상기 도핑 폴리 실리콘 위에 형성되어 있는 제2 절연막, 상기 제2 절연막에 형성되어 있으며, 상기 게이트 노드 및 도핑 폴리 실리콘과 각각 연결되어 있는 제1 및 제2 텅스텐 플러그를 포함하고, 상기 게이트 노드, 제1 절연막 및 도핑 폴리 실리콘은 캐패시터를 이루고 있는 것이 바람직하다.
또한, 상기 게이트 노드는 소자 분리막 또는 액티브 영역에 형성되어 있는 것이 바람직하다.
또한, 상기 게이트 노드는 상기 액티브 영역에 형성되어 있는 트랜지스터의 게이트 전극에 연결되며, 상기 게이트 전극과 동일한 층에 형성되어 있는 것이 바람직하다.
또한, 상기 게이트 노드는 폴리 실리콘으로 형성되어 있으며, 고농도의 N 또는 P가 이온 주입되어 있는 것이 바람직하다.
또한, 상기 제1 및 제2 절연막은 질화막 또는 산화막인 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 실리콘으로 이루어진 반도체 기판(100)에 소자 분리막(110) 및 액티브 영역이 형성되어 있다. 소자 분리막(110)은 액티브 영역을 구분하기 위해 형성되어 있다. 액티브 영역에는 소스 및 드레인 영역(120)이 형성되어 있으며, 후술할 게이트 전극의 측벽 스페이서 아래에는 저농도 이온 주입 영역(LDD)(130)이 형성되어 있다.
반도체 기판(100) 위에는 게이트 절연막(120), 게이트 전극(300), 게이트 노드(301) 및 측벽 스페이서(400, 401)가 형성되어 있다. 게이트 노드(301)는 소자 분리막(110) 또는 액티브 영역에 형성되어 있다. 그리고, 게이트 노드(301)는 액티브 영역에 형성되어 있는 트랜지스터의 게이트 전극(300)에 연결되며, 게이트 전극(300)과 동일한 층에 형성되어 있다. 게이트 노드(301)는 폴리 실리콘으로 형성되어 있으며, 고농도의 N 또는 P가 이온 주입되어 있다.
그리고, 액티브 영역, 게이트 노드(301) 및 게이트 전극(300) 위에 실리사이드막(500, 501)이 형성되어 있다. 반도체 기판(100) 및 실리사이드막(500, 501) 위에 산화막 또는 질화막으로 이루어진 제1 절연막(600)이 형성되어 있다. 게이트 노드(301)에 대응하는 제1 절연막(600) 위에 금속막(701)이 형성되어 있다. 이러한 실리사이드막(500, 501), 제1 절연막(600) 및 금속막(701)은 MIM 캐패시터를 형성한다. 그리고, 금속막(701) 위에 평탄화 산화막인 제2 절연막(800)이 형성되어 있다. 제2 절연막(800)에는 제1 및 제2 텅스텐 플러그(901, 902)가 형성되어 있어서 각각 실리사이드막(500, 501) 및 금속막(701)과 연결되어 있다. 또한, 제2 절연막(800)에는 제1 및 제2 비아(900)가 형성되어 있어서 액티브 영역에 형성되어 있는 소스 및 드레인 영역(120)과 각각 연결된다.
그리고, MIM 캐패시터와 연결되는 금속 라인(11, 12)을 형성하는 경우에 MOS 트랜지스터와 연결되는 금속 라인(10)도 형성한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 실리콘으로 이루어진 반도체 기판(100)에 소자 분리막(110) 및 액티브 영역을 형성한다. 즉, 반도체 기판(100) 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하고, 이들 막의 일부분을 식각하여 필드 영역(field region)을 개방시킨다. 패터닝된 패드 질화막을 식각 마스크로 이용한 식각 공정으로 반도체 기판(100)을 일정 깊이까지 식각하여 트렌치를 형성한다. 산화막 또는 질화막을 증착하여 트렌치를 매립하고, 증착된 산화막 또는 질화막을 화학적 기계적 연마 공정으로 연마하며, 패드 질화막 및 패드 산화막을 제거하여 소자 분리막(110)을 형성한다.
그리고, 소자 분리막(110) 및 액티브 영역이 형성된 반도체 기판(100) 위에 게이트 절연막(200), 게이트 전극(300), 게이트 노드(301) 및 측벽 스페이서(400, 401)를 형성한다.
즉, 반도체 기판(100) 상에 게이트 절연막 형성용 산화막과 게이트 전극용 폴리 실리콘을 순차 형성한 후 사진 식각 공정을 이용하여 폴리 실리콘과 산화막을 패터닝(patterning)함으로써 게이트 절연막(200), 게이트 전극(300) 및 게이트 노 드(301)를 형성한다.
게이트 노드(301)는 액티브 영역에 형성되는 트랜지스터의 게이트 전극(300)에 연결되며, 게이트 전극(300)과 동일한 층에 형성된다. 게이트 노드(301)는 소자 분리막(110) 또는 액티브 영역에 형성할 수 있으며, 본 발명의 일 실시예에서는 소자 분리막(110) 위에 형성된 경우로 설명한다.
그리고, 게이트 전극(300)과 게이트 노드(301)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(400, 401)를 형성한다. 이러한 측벽 스페이서(400, 401)를 마스크로 하여 고농도의 N 또는 P 이온 주입을 진행함으로써 게이트 전극(300)의 측벽 스페이서(400, 401) 아래에는 저농도 이온 주입 영역(LDD)을 형성하고, 반도체 기판(100)에는 게이트 전극(300)을 기준으로 트랜지스터의 소스 영역 및 드레인 영역(120)을 형성한다. 이 때, 게이트 전극(300) 및 게이트 노드(301)에도 저농도 또는 고농도의 이온이 주입됨으로써 접촉 저항을 작게 하고, 실리사이드막(500, 501)의 형성을 용이하게 한다.
그리고, 게이트 노드(301) 위에 실리사이드막(501)을 형성한다. 이 때, 게이트 전극(300), 소스 및 드레인 영역(120) 위에도 실리사이드막(500)이 형성된다. 이러한 실리사이드막(500, 501)은 게이트 전극(300), 소스 및 드레인 영역(120)과 텅스텐 플러그(901, 902) 및 제1 및 제2 비아(900)와의 접촉 저항을 낮추기 위해 형성한다. 본 발명에서는 이러한 실리사이드막(501)이 캐패시터의 하부 전극으로 이용된다.
다음으로, 도 3에 도시한 바와 같이, 반도체 기판(100) 및 실리사이드막 (500, 501) 위에 제1 절연막(600)을 형성한다. 이러한 제1 절연막(600)은 질화막 또는 산화막인 것이 바람직하다.
제1 절연막(600)은 제1 및 제2 비아(900), 제1 및 제2 텅스텐 플러그(901, 902)를 형성하기 위해 제2 절연막(800)을 식각할 경우에 식각 정지막으로 작용하여 실리사이드막(500, 501)을 보호하는 역할을 한다. 또한, 제1 절연막(600)은 캐패시터의 유전막으로 사용되며, 이 경우, 캐패시터의 유전율을 조정하기 위해 추가로 증착 공정을 진행하여 유전율을 조정할 수 있다.
그리고, 게이트 노드(301)에 대응하는 제1 절연막(600) 위에 금속막(701)을 증착한다. 이 때, 실리사이드막(500, 501), 제1 절연막(600) 및 금속막(701)은 캐패시터를 이룬다.
다음으로, 도 1에 도시한 바와 같이, 금속막(701) 위에 제2 절연막(800)을 형성한다. 이러한 제2 절연막(800)은 평탄화 산화막으로서 BPSG(BoroPhospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등이 바람직하다.
그리고, 제2 절연막(800)에 실리사이드막(501) 및 금속막(701)과 각각 연결되는 제1 및 제2 텅스텐 플러그(901, 902)를 형성한다. 그리고, 동시에 액티브 영역에 형성되는 소스 및 드레인 영역(120)과 각각 연결되는 제1 및 제2 비아(900)를 형성한다.
그리고, MIM 캐패시터와 연결되는 금속 라인(11, 12)을 형성하는 경우에 MOS 트랜지스터와 연결되는 금속 라인(10)도 형성한다.
이와 같이 본 발명의 일 실시예에 따른 MIM 캐패시터는 트랜지스터를 제조하 는 공정을 이용하여 형성하고, 상부 금속 패턴을 형성하는 경우만 추가로 사진 식각 공정 및 증착 공정을 진행함으로써 공정이 단순화된다.
본 발명의 다른 실시예에 따른 반도체 소자의 단면도가 도 4에 도시되어 있다.
도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 실리콘으로 이루어진 반도체 기판(100)에 소자 분리막(110) 및 액티브 영역이 형성되어 있다. 소자 분리막(110)은 액티브 영역을 구분하기 위해 형성되어 있다. 액티브 영역에는 소스 및 드레인 영역(120)이 형성되어 있으며, 후술할 게이트 전극의 측벽 스페이서 아래에는 저농도 이온 주입 영역(LDD)(130)이 형성되어 있다.
반도체 기판(100) 위에는 게이트 절연막(120), 게이트 전극(300), 게이트 노드(301) 및 측벽 스페이서(400, 401)가 형성되어 있다. 게이트 노드(301)는 소자 분리막(110) 또는 액티브 영역에 형성되어 있다. 그리고, 게이트 노드(301)는 액티브 영역에 형성되어 있는 트랜지스터의 게이트 전극(300)에 연결되며, 게이트 전극(300)과 동일한 층에 형성되어 있다. 게이트 노드(301)는 폴리 실리콘으로 형성되어 있으며, 고농도의 N 또는 P가 이온 주입되어 있다.
그리고, 반도체 기판(100) 위에 산화막 또는 질화막으로 이루어진 제1 절연막(600)이 형성되어 있다. 게이트 노드(301)에 대응하는 제1 절연막(600) 위에 N 또는 P 이온이 주입되어 있는 도핑 폴리 실리콘(711)이 형성되어 있다. 이러한 게이트 노드(301), 제1 절연막(600) 및 도핑 폴리 실리콘(711)은 캐패시터를 형성한다. 그리고, 도핑 폴리 실리콘(711) 위에 평탄화 산화막인 제2 절연막(800)이 형 성되어 있다. 제2 절연막(800)에는 제1 및 제2 텅스텐 플러그(901, 902)가 형성되어 있어서 각각 게이트 노드(301) 및 도핑 폴리 실리콘(711)과 연결되어 있다. 또한, 제2 절연막(800)에는 제1 및 제2 비아(900)가 형성되어 있어서 액티브 영역에 형성되어 있는 소스 및 드레인 영역(120)과 각각 연결된다.
그리고, MIM 캐패시터와 연결되는 금속 라인(11, 12)을 형성하는 경우에 MOS 트랜지스터와 연결되는 금속 라인(10)도 형성한다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 5에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 실리콘으로 이루어진 반도체 기판(100)에 소자 분리막(110) 및 액티브 영역을 형성한다. 즉, 반도체 기판(100) 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하고, 이들 막의 일부분을 식각하여 필드 영역(field region)을 개방시킨다. 패터닝된 패드 질화막을 식각 마스크로 이용한 식각 공정으로 반도체 기판(100)을 일정 깊이까지 식각하여 트렌치를 형성한다. 산화막 또는 질화막을 증착하여 트렌치를 매립하고, 증착된 산화막 또는 질화막을 화학적 기계적 연마 공정으로 연마하며, 패드 질화막 및 패드 산화막을 제거하여 소자 분리막(110)을 형성한다.
그리고, 소자 분리막(110) 및 액티브 영역이 형성된 반도체 기판(100) 위에 게이트 절연막(200), 게이트 전극(300), 게이트 노드(301) 및 측벽 스페이서(400, 401)를 형성한다.
즉, 반도체 기판(100) 상에 게이트 절연막 형성용 산화막과 게이트 전극용 폴리 실리콘을 순차 형성한 후 사진 식각 공정을 이용하여 폴리 실리콘과 산화막을 패터닝(patterning)함으로써 게이트 절연막(200), 게이트 전극(300) 및 게이트 노드(301)를 형성한다.
게이트 노드(301)는 액티브 영역에 형성되는 트랜지스터의 게이트 전극(300)에 연결되며, 게이트 전극(300)과 동일한 층에 형성된다. 게이트 노드(301)는 소자 분리막(110) 또는 액티브 영역에 형성할 수 있으며, 본 발명의 일 실시예에서는 소자 분리막(110) 위에 형성된 경우로 설명한다.
그리고, 게이트 전극(300)과 게이트 노드(301)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(400, 401)를 형성한다. 이러한 측벽 스페이서(400, 401)를 마스크로 하여 고농도의 N 또는 P 이온 주입을 진행함으로써 게이트 전극(300)의 측벽 스페이서(400, 401) 아래에는 저농도 이온 주입 영역(LDD)을 형성하고, 반도체 기판(100)에는 게이트 전극(300)을 기준으로 트랜지스터의 소스 영역 및 드레인 영역(120)을 형성한다. 이 때, 게이트 전극(300) 및 게이트 노드(301)에도 저농도 또는 고농도의 이온이 주입됨으로써 접촉 저항을 작게 한다.
그리고, 게이트 전극(300), 소스 및 드레인 영역(120) 위에 실리사이드막(500)이 형성된다. 이러한 실리사이드막(500)은 게이트 전극(300), 소스 및 드레인 영역(120)과 제1 및 제2 비아(900)와의 접촉 저항을 낮추기 위해 형성한다. 이 때, 게이트 노드(301) 위에는 실리사이드막을 형성하지 않는다.
다음으로, 도 6에 도시한 바와 같이, 반도체 기판(100) 및 실리사이드막 (500) 위에 제1 절연막(600)을 형성한다. 이러한 제1 절연막(600)은 질화막 또는 산화막인 것이 바람직하다.
제1 절연막(600)은 제1 및 제2 비아(900), 제1 및 제2 텅스텐 플러그(901, 902)를 형성하기 위해 제2 절연막(800)을 식각할 경우에 식각 정지막으로 작용하여 실리사이드막(500) 및 게이트 노드(301)을 보호하는 역할을 한다. 또한, 제1 절연막(600)은 캐패시터의 유전막으로 사용되며, 이 경우, 캐패시터의 유전율을 조정하기 위해 추가로 증착 공정을 진행하여 유전율을 조정할 수 있다.
그리고, 게이트 노드(301)에 대응하는 제1 절연막(600) 위에 도핑 폴리 실리콘(711)을 증착한다. 이 때, 게이트 노드(301), 제1 절연막(600) 및 도핑 폴리 실리콘(711)은 PIP 캐패시터를 이룬다.
다음으로, 도 4에 도시한 바와 같이, 도핑 폴리 실리콘(711) 위에 제2 절연막(800)을 형성한다. 이러한 제2 절연막(800)은 평탄화 산화막으로서 BPSG(BoroPhospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등이 바람직하다.
그리고, 제2 절연막(800)에 게이트 노드(301) 및 도핑 폴리 실리콘(711)과 각각 연결되는 제1 및 제2 텅스텐 플러그(901, 902)를 형성한다. 그리고, 동시에 액티브 영역에 형성되는 소스 및 드레인 영역(120)과 각각 연결되는 제1 및 제2 비아(900)를 형성한다.
그리고, PIP 캐패시터와 연결되는 금속 라인(11, 12)을 형성하는 경우에 MOS 트랜지스터와 연결되는 금속 라인(10)도 형성한다.
이와 같이 본 발명의 일 실시예에 따른 PIP 캐패시터는 트랜지스터를 제조하는 공정을 이용하여 형성하고, 상부 폴리 패턴을 형성하는 경우만 추가로 사진 식각 공정 및 증착 공정을 진행함으로써 공정이 단순화된다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 액티브 영역에 트랜지스터를 형성하는 공정을 이용하여 MIM 또는 PIP 캐패시터를 형성함으로써 공정을 단순화하고, 비용을 절감할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (11)

  1. 반도체 기판에 소자 분리막 및 액티브 영역을 형성하는 단계,
    상기 소자 분리막 및 액티브 영역이 형성된 반도체 기판 위에 게이트 절연막, 게이트 노드 및 측벽 스페이서를 형성하는 단계,
    상기 게이트 노드 위에 실리사이드막을 형성하는 단계,
    상기 반도체 기판 및 실리사이드막 위에 제1 절연막을 형성하는 단계,
    상기 게이트 노드에 대응하는 제1 절연막 위에 금속막을 증착하는 단계,
    상기 금속막 위에 제2 절연막을 형성하는 단계,
    상기 제2 절연막에 상기 실리사이드막 및 금속막과 각각 연결되는 제1 및 제2 텅스텐 플러그를 형성하는 단계
    를 포함하고,
    상기 실리사이드막, 제1 절연막 및 금속막은 캐패시터를 이루는 반도체 소자의 제조 방법.
  2. 반도체 기판에 소자 분리막 및 액티브 영역을 형성하는 단계,
    상기 소자 분리막 및 액티브 영역이 형성된 반도체 기판 위에 게이트 절연막, 게이트 노드 및 측벽 스페이서를 형성하는 단계,
    상기 반도체 기판 및 게이트 노드 위에 제1 절연막을 형성하는 단계,
    상기 게이트 노드에 대응하는 제1 절연막 위에 도핑 폴리 실리콘을 증착하는 단계,
    상기 도핑 폴리 실리콘 위에 제2 절연막을 형성하는 단계,
    상기 제2 절연막에 상기 게이트 노드 및 도핑 폴리 실리콘과 각각 연결되는 제1 및 제2 텅스텐 플러그를 형성하는 단계
    를 포함하고,
    상기 게이트 노드, 제1 절연막 및 도핑 폴리 실리콘은 캐패시터를 이루는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 게이트 노드는 소자 분리막 또는 액티브 영역에 형성하는 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에서,
    상기 게이트 노드는 액티브 영역에 형성되는 트랜지스터의 게이트 전극에 연결되며, 상기 게이트 전극과 동일한 층에 형성되는 반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에서,
    상기 제1 및 제2 텅스텐 플러그를 형성하는 동시에 상기 액티브 영역에 형성되는 소스 및 드레인 영역과 각각 연결되는 제1 및 제2 비아를 형성하는 반도체 소자의 제조 방법.
  6. 소자 분리막 및 액티브 영역이 형성되어 있는 반도체 기판,
    상기 반도체 기판 위에 형성되어 있는 게이트 절연막, 게이트 노드 및 측벽 스페이서,
    상기 게이트 노드 위에 형성되어 있는 실리사이드막,
    상기 반도체 기판 및 실리사이드막 위에 형성되어 있는 제1 절연막,
    상기 게이트 노드에 대응하는 제1 절연막 위에 형성되어 있는 금속막,
    상기 금속막 위에 형성되어 있는 제2 절연막,
    상기 제2 절연막에 형성되어 있으며, 상기 실리사이드막 및 금속막과 각각 연결되어 있는 제1 및 제2 텅스텐 플러그
    를 포함하고,
    상기 실리사이드막, 제1 절연막 및 금속막은 캐패시터를 이루고 있는 반도체 소자.
  7. 소자 분리막 및 액티브 영역이 형성되어 있는 반도체 기판,
    상기 반도체 기판 위에 형성되어 있는 게이트 절연막, 게이트 노드 및 측벽 스페이서,
    상기 반도체 기판 및 게이트 노드 위에 형성되어 있는 제1 절연막,
    상기 게이트 노드에 대응하는 제1 절연막 위에 형성되어 있는 도핑 폴리 실리콘,
    상기 도핑 폴리 실리콘 위에 형성되어 있는 제2 절연막,
    상기 제2 절연막에 형성되어 있으며, 상기 게이트 노드 및 도핑 폴리 실리콘과 각각 연결되어 있는 제1 및 제2 텅스텐 플러그
    를 포함하고,
    상기 게이트 노드, 제1 절연막 및 도핑 폴리 실리콘은 캐패시터를 이루고 있는 반도체 소자.
  8. 제6항 또는 제7항에서,
    상기 게이트 노드는 소자 분리막 또는 액티브 영역에 형성되어 있는 반도체 소자.
  9. 제6항 또는 제7항에서,
    상기 게이트 노드는 상기 액티브 영역에 형성되어 있는 트랜지스터의 게이트전극에 연결되며, 상기 게이트 전극과 동일한 층에 형성되어 있는 반도체 소자.
  10. 제6항 또는 제7항에서,
    상기 게이트 노드는 폴리 실리콘으로 형성되어 있으며, 고농도의 N 또는 P가 이온 주입되어 있는 반도체 소자.
  11. 제6항 또는 제7항에서,
    상기 제1 및 제2 절연막은 질화막 또는 산화막인 반도체 소자.
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