KR100649017B1 - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극을 커패시터의 하부 전극으로 활용하여 공정수를 줄일 수 있고, 집적도를 높일 수 있는 반도체 소자 및 이의 제조방법에 관한 것으로, 활성영역 및 비활성영역으로 정의된 기판; 상기 기판의 비활성영역에 형성된 소자 분리막;상기 기판의 활성영역에 형성된 게이트 전극; 상기 게이트 전극과 연결되도록 상기 게이트 전극상에 형성된 하부 전극; 상기 하부 전극상에 형성된 제 1 절연막; 상기 제 1 절연막상에 형성된 상부 전극; 및, 상기 상부 전극상에 형성된 제 2 절연막을 포함하여 구성된 것이다.
반도체 소자, MIM 커패시터, 상부 전극, 하부 전극
Description
도 1a 내지 도 1e는 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도
도 2는 본 발명의 실시예에 따른 반도체 소자의 구성도
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
110 : 반도체 기판 110a ; 소자 분리막
170 : 스페이서 160 : LDD 영역
180 : 소오스/드레인 영역 190 : 제 1 층간 절연막
125 : 금속막 125a : 게이트 전극
125b : 하부 전극 115 : 게이트 절연막
140 : 제 1 절연막 141a : 상부 전극
142 : 제 2 절연막 143 : 제 2 층간 절연막
144 : 배선층 C1 : 제 1 콘택홀
C2 : 제 2 콘택홀
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 게이트 전극을 커패시터의 하부 전극으로 활용하여 공정수를 줄일 수 있고, 집적도를 높일 수 있는 반도체 소자 및 이의 제조방법에 대한 것이다.
다마신(Damascence) 공정을 이용한 반도체 집적 기술은 반도체 소자의 고집적화가 진행됨에 따라, 그 이용이 더욱 증가되고 있다. 한 예로, 게이트 전극용 물질로서 금속막을 이용하는 반도체 제조 공정에서, 상기 다마신 공정을 이용하게
되면, 게이트 패터닝과 소오스/드레인 영역이 모두 형성된 후에 실질적인 게이트가 형성되므로, 열적 예산과 플라즈마에 기인한 손실을 감소시킬수 있고, 후속 산화공정이 없어지므로 산화 공정에 기인된 게이트 전극의 결함을 방지할 수 있는 잇점이 있다.
이하, 첨부된 도면을 참조하여 종래의 다마신 공정을 이용한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a를 참조하면, 소자 분리막을 구비한 반도체 기판(1)의 전면 상에 더미 게이트 절연막(2)과 더미 게이트용 막(3)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(4)을 형성한다.
그 다음으로 도 1b를 참조하면, 상기 감광막 패턴(4)을 식각 장벽으로 하여 상기 더미 게이트용 막(3)과 더미 게이트 절연막(2)을 차례로 식각하여 더미 게이트 전극(5)을 형성한다. 그리고 나서, 상기 결과물 전면상에 이온주입, 예컨대, 저농도 N타입 물질 이온주입하여 LDD(6)를 형성하고, 상기 감광막 패턴(4)을 제거한다. 이어서, 상기 더미 게이트 전극(5) 양측벽에 공지의 방식에 의해 스페이서(7)를 형성한 후, 소오스/드레인 영역상에 고농도의 N타입 물질을 이온주 입하고, 후속 열공정에 의하여 상기 이온 주입된 물질을 활성화시켜 소오스/드레인 영역(8)을 형성한다. 그런 다음, 상기 결과물 전면상에 각 소자를 절연시키기 위해 층간 절연막(9)을 증착한다.
그 다음으로 도 1c를 참조하면, 상기 더미 게이트 전극(5)이 노출되도록, 상기 층간 절연막(9)을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마한다. 그런다음, 상기 노출된 더미 게이트 전극(5)을 건식 또는 습식 식각 공정을 통해 제거하여, 게이트 전극이 형성될 영역을 한정하는 홈(10)을 형성한다.
도 1d를 참조하면, 상기 홈(10)이 난 부분에 열산화막을 성장시키거나, 고 유전상수 k(High-k) 절연막을 증착시켜 게이트 절연막(11)을 형성하고, 그런다음, 상기 게이트 절연막 상부에 홈(10)이 완전히 매립될 정도의 두께로 도핑된 폴리 실리콘막 또는 금속막(12)을 증착한다.
그 다음으로 도 1e를 참조하면, 상기 결과물을 상기 층간 절연막(9)이 노출되도록 화학적기계적연마(CMP) 공정을 수행하여 평탄화시켜 실질적인 게이트 전극 (13)을 형성한다.
그러나, 종래의 반도체 소자에는 다음과 같은 문제점이 있었다.
일반적으로, 상기 반도체 소자와 커패시터는 별도의 공정을 거쳐서 제조된다. 따라서, 상기 반도체 소자와 커패시터가 하나의 반도체 기판상에 형성할 경우 상기 반도체 기판의 면적은 커질 수밖에 없으며, 또한 공정이 복잡해진다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 반도체 소자의 게이트 전극을 커패시터의 하부 전극으로 활용하여 공정수를 줄일 수 있고, 집적도를 높일 수 있는 반도체 소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 활성영역 및 비활성영역으로 정의된 기판; 상기 기판의 비활성영역에 형성된 소자 분리막; 상기 기판의 활성영역에 형성된 게이트 전극; 상기 게이트 전극과 연결되도록 상기 게이트 전극상에 형성된 하부 전극; 상기 하부 전극상에 형성된 제 1 절연막; 상기 제 1 절연막상에 형성된 상부 전극; 및, 상기 상부 전극상에 형성된 제 2 절연막을 포함하여 구성된 것을 그 특징으로 한다.
여기서, 상기 게이트 전극과 상기 하부 전극은 일체로 구성되는 것을 특징으로 한다.
상기 제 2 절연막상에 형성되는 층간 절연막을 더 포함하여 구성되는 것을 특징으로 한다.
상기 층간 절연막 및 상기 제 1 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 전극과 연결됨과 아울러, 상기 층간 절연막 및 제 2 절연막을 관통하는 제 2 콘택홀을 통해 상기 상부 전극과 연결되는 배선층을 더 포함하여 구성되는 것을 특징으로 한다.
상기 게이트 전극 및 하부 전극의 하부에 형성된 게이트 절연막을 더 포함하여 구성되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 소자 분리막을 구비한 기판위에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 형성한 후 더미 게이트 전극을 형성하는 단계; 상기 더미 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계; 상기 결과물을 포함한 기판의 전면에 제 1 층간 절연막을 형성하는 단계; 상기 더미 게이트 전극이 노출되도록 상기 제 1 층간 절연막을 평탄화하는 단계; 상기 더미 게이트용 실리콘막 및 더미 게이트 절연막의 일부를 차레로 제거하여 게이트 전극을 형성하기 위한 영역을 한정하는 홈을 형성하는 단계; 상기 홈을 포함한 기판의 전면에 게이트 절연막 및 게이트 전극용 금속막을 차례로 형성하여 상기 홈의 내부에 게이트 전극을 형성함과 아울러, 상기 게이트 전극과 일체로 구성되는 하부 전극을 상기 게이트 절연막상에 형성하는 단계; 상기 하부 전극상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 상부 전극을 형성하는 단계; 및, 상기 상부 전극상에 제 2 절연막을 형성하 는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
여기서, 상기 제 2 절연막상에 제 2 층간 절연막을 형성하는 단계; 상기 제 2 층간 절연막 및 제 1 절연막을 관통하여 상기 하부 전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 2 층간 절연막 및 제 2 절연막을 관통하여 상기 상부 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및, 상기 제 1 콘택홀과 제 2 콘택홀을 통해 상기 하부 전극과 상부 전극에 연결되도록 상기 제 2 절연막상에 배선층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 소자 분리막을 구비한 기판위에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 형성한 후 더미 게이트 전극을 형성하는 단계; 상기 더미 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계; 상기 결과물을 포함한 기판의 전면에 제 1 층간 절연막을 형성하는 단계; 상기 더미 게이트 전극이 노출되도록 상기 제 1 층간 절연막을 평탄화하는 단계; 상기 더미 게이트용 실리콘막 및 더미 게이트 절연막을 차례로 식각하여 게이트 전극을 형성하기 위한 영역을 한정하는 홈을 형성하는 단계; 상기 홈을 포함한 기판의 전면에 게이트 절연막 및 게이트 전극용 금속막을 차례로 형성하는 단계; 상기 게이트 절연막이 노출되도록 상기 게이트 전극용 금속막을 평탄화하여 상기 홈의 내부에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 연결되도록 상기 게이트 절연막상에 하부 전극을 형성하는 단계; 상기 하부 전극상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 상부 전극 을 형성하는 단계; 및, 상기 상부 전극상에 제 2 절연막을 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
여기서, 상기 제 2 절연막상에 제 2 층간 절연막을 형성하는 단계; 상기 제 2 층간 절연막 및 제 1 절연막을 관통하여 상기 하부 전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 2 층간 절연막 및 제 2 절연막을 관통하여 상기 상부 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및, 상기 제 1 콘택홀과 제 2 콘택홀을 통해 상기 하부 전극과 상부 전극에 연결되도록 상기 제 2 절연막상에 배선층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 게이트 전극과 하부 전극은 동일 물질로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구성도이다.
본 발명에 따른 반도체 소자는, 도 2에 도시된 바와 같이, 활성영역 및 비활성영역으로 정의된 반도체 기판(110)과, 상기 반도체 기판(110)의 비활성영역에 형성된 소자 분리막(110a)과, 상기 반도체 기판(110)의 활성영역에 형성된 게이트 전극(125a)과, 상기 게이트 전극(125a)의 양측에 형성된 소스/드레인 영역과, 상기 게이트 전극(125a)과 일체로 구성되며, 게이트 절연막(115)의 전면에 형성된 하부 전극(125b)과, 상기 하부 전극(125b)상에 형성된 제 1 절연막(140)과, 상기 제 1 절연막(140)상에 형성된 상부 전극(141a)과, 상기 상부 전극(141a)상에 형성된 제 2 절연막(142)을 포함한다.
여기서, 상기 반도체 기판(110)과 하부 전극(125b) 사이에는 제 1 층간 절연막이 형성되어 있으며, 상기 제 1 층간 절연막과 상기 게이트 전극(125a)(또는, 하부 전극(125b)) 사이에는 게이트 절연막(115)이 형성되어 있다.
또한, 상기 제 2 절연막(142)의 상부에는 상기 열거한 결과물을 포함한 반도체 기판(110)의 전면에 형성된 제 2 층간 절연막(143)이 형성되어 있다. 그리고, 상기 제 2 층간 절연막(143), 제 1 절연막(140), 및 제 2 절연막(142)에는, 상기 제 2 층간 절연막(143) 및 제 1 절연막(140)을 관통하여 상기 하부 전극(125b)의 일부를 노출시키는 제 1 콘택홀(C1)과, 상기 제 2 층간 절연막(143) 및 제 2 절연막(142)을 관통하여 상기 상부 전극(141a)의 일부를 노출시키는 제 2 콘택홀(C2)이 형성되어 있다.
그리고, 상기 제 2 층간 절연막(143)상에는 상기 제 1 콘택홀(C1)과 제 2 콘택홀(C2)을 통해 상기 하부 전극(125b)과 상부 전극(141a)에 연결되도록, 배선층(144)이 형성되어 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 소자에서, 상기 상부 전극과 하부 전극간에 커패시터가 형성된다.
한편, 이와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법 을 나타낸 공정단면도이다.
도 3a를 참조하면, 소자 분리막을 구비한 반도체 기판(110)의 전면 상에 더미 게이트 산화막(120)과 더미 게이트용 실리콘막(130)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(177)을 형성한다. 상기 더미 게이트 산화막(120)은 습식 또는 건식방식으로 퍼니스 온도 650 ~ 950℃ 내에서, 두께는 바람직하게 20 ~ 80Å 두께로 증착하고 상기 더미 게이트용 실리콘막(130)은 도핑되거나 도핑되지 않은 폴리 실리콘막으로 구성되며, 그 두께는 700 ~ 2000Å으로 증착한다.
도 3b를 참조하면, 상기 감광막 패턴(177)을 식각 장벽으로 하여 상기 더미 게이트용 실리콘막(130)과 더미 게이트 산화막(120)을 차례로 식각하여 더미 게이트 전극(150)을 형성한다. 그런 다음 상기 감광막 패턴(177)을 제거한다.
그 다음으로 도 3c를 참조하면, 소오스/드레인 형성 영역에 저농도 이온주입을 수행하여 LDD 영역(160)을 형성하고, 상기 더미 게이트 전극(150)의 양측벽에 스페이서(170)를 형성한다. 상기 스페이서(170)는 실리콘 옥사이드, 실리콘 옥시나이트라이드, Al2 O3 , SiC 또는 AlN중 하나를 선택하여 사용할 수 있다.
그런 다음, 소오스/드레인 영역을 형성히기 위해 고농도 이온 주입을 수행하고, 상기 결과물을 열처리하여 상기 주입된 이온을 활성화함으로써 소오스/드레인 영역(180)을 형성한다. 그리고 나서, 각 소자를 절연시키기 위해 상기 결과물 전면상에 제 1 층간 절연막(190)을 형성한다. 상기 제 1 층간 절연막(190)은 BPSG, HDP PSG, 또는 APS 절연막 중 하나를 선택하여 사용할 수 있다.
도 3d를 참조하면, 상기 더미 게이트 전극(150)이 노출될 때까지 더미 게이 트 전극(150) 상부의 제 1 층간 절연막(190)을 화학연마기계 공정을 수행하여 평탄화한다. 그런 다음, 상기 더미 게이트용 실리콘막(130) 및 더미 게이트 산화막(120)을 차례로 식각 하여 실질적인 게이트 전극 형성 영역을 한정하는 홈(100)을 형성한다.
여기서, 상기 더미 게이트용 실리콘막(130)을 식각할 때, NH4 OH : H2 O = 1 : 6의 케미컬 내에서 1분당 100Å씩 딥 아웃(Dip Out)한다. 아울러, 상기 더미 게이트용 실리콘막(130) 식각시, TMAH[Tetra Methyl Ammonium Hydroxide : N(CH 3 )4 OH)]를 이용하여 딥 아웃할 수 있다. 그런 다음 상기 더미 게이트 산화막(120)을 제거하기 위해 50 : 1 HF 또는 100 : 1 HF를 이용하여 제거한다.
도 3e를 참조하면, 상기 홈(100)이 난 부분에 열산화막을 성장시키거나, 고 유전상수 k(High-k) 절연막을 증착시켜 게이트 절연막(115)을 형성하고, 그런 다음, 상기 게이트 절연막(115) 상부에 홈(100)이 완전히 매립될 정도의 두께로 도핑된 폴리 실리콘막 또는 금속막(125)을 증착한다. 이때, 상기 금속막(125)은 상기 홈(100)의 내부에 형성된 게이트 전극(125a)과, 상기 게이트 전극(125a)과 연결되도록 상기 게이트 절연막(115)상에 형성된 하부 전극(125b)으로 구분할 수 있다.
도 3f를 참조하면, 상기 결과물을 포함한 반도체 기판(110)의 전면에 차례로 제 1 절연막(140), 금속막(141), 제 2 절연막(142), 및 감광막 패턴(178)을 형성한다.
도 3g를 참조하면, 상기 감광막 패턴(178)을 식각 장벽으로 하여, 상기 제 2 절연막(142)과 금속막(141)을 차례로 식각하여, 상부 전극(141a)을 형성한다.
도 3h를 참조하면, 상기 결과물을 포함한 반도체 기판(110)의 전면에 제 2 층간 절연막(143)을 형성하고, 이를 포토 및 식각 공정을 통해 패터닝하여, 상기 제 2 층간 절연막(143) 및 상기 제 1 절연막(140)을 관통하여 상기 하부 전극(125b)의 일부를 노출시키는 제 1 콘택홀(C1)을 형성함과 아울러, 상기 제 2 층간 절연막(143) 및 상기 제 2 절연막(142)을 관통하여 상기 상부 전극(141a)의 일부를 노출시키는 제 2 콘택홀(C2)을 형성한다.
도 3i를 참조하면, 상기 결과물을 포함한 반도체 기판(110)의 전면에 금속막을 증착하고, 이를 포토 및 식각공정을 통해 패터닝하여, 상기 제 1 및 제 2 콘택홀(C1, C2)을 통해 상기 하부 전극(125b) 및 상부 전극(141a)과 연결되도록, 상기 제 2 층간 절연막(143)상에 배선층(144)을 형성한다.
상기와 같은 방법으로, 게이트 전극(125a), 소스/드레인 영역(180), 및 소자 분리막(110a)을 포함하여 이루어진 반도체 소자와, 상기 게이트 절연막(115), 상기 게이트 전극(125a)과 일체로 구성된 하부 전극(125b), 제 1 절연막(140), 상부 전극(141a), 제 2 절연막(142), 제 2 층간 절연막(143), 및 배선층(144)으로 이루어진 MIM(metal-insulator-metal) 커패시터가 동시에 형성된다.
이하, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 상기 제 1 실시예의 도 3a 내지 도 3e에 도시된 공정단계까지는 동일하므로, 그 이후의 공정을 설명하면 다음과 같다.
즉, 도 3e에 도시된 공정과정 이후에, 상기 게이트 절연막(115)이 노출될 때까지 상기 금속막(141)을 화학적기계연마 공정을 수행하여 평탄화한다. 이는 상기 금속막(141)의 표면이 거칠 경우에 진행할 수 있다.
이와 같이 상기 금속막(141)의 표면을 평탄화하게 되면, 상기 홈 내부에 게이트 전극(125a)이 형성된다.
이후, 상기 게이트 전극(125a)과 연결되도록, 상기 게이트 절연막(115)의 전면에 금속막을 형성하여 하부 전극(125b)을 형성한다.
이후 과정은 상술한 도 3f 및 도 3i의 과정과 동일하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자 및 이의 제조방법에는 다음과 같은 효과가 있다.
본 발명에서는 반도체 소자의 게이트 전극을 MIM 커패시터의 하부 전극으로 사용함으로써, 반도체 소자와 MIM 커패시터를 동시에 형성하고 있다.
따라서, 공정수를 줄일 수 있고, 종래에 비하여 집적도를 높일 수 있다.
Claims (10)
- 활성영역 및 비활성영역으로 정의된 기판;상기 기판의 비활성영역에 형성된 소자 분리막;상기 기판의 활성영역에 형성된 게이트 전극;상기 게이트 전극과 연결되도록 상기 게이트 전극상에 형성된 하부 전극;상기 하부 전극상에 형성된 제 1 절연막;상기 제 1 절연막상에 형성된 상부 전극; 및,상기 상부 전극상에 형성된 제 2 절연막을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극과 상기 하부 전극은 일체로 구성되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 제 2 절연막상에 형성되는 층간 절연막을 더 포함하여 구성되는 것을 특징으로 하는 반도체소자.
- 제 3 항에 있어서,상기 제 1 절연막은 상기 하부 전극을 포함한 기판의 전면에 형성되고,상기 상부 전극은 상기 하부 전극의 일부분을 중첩하도록 상기 제 1 절연막상에 형성되고,상기 제 2 절연막은 상기 상부 전극의 상부면에만 형성되고,상기 층간 절연막은 상기 제 2 절연막을 포함한 기판의 전면에 형성되고,상기 층간 절연막 및 상기 제 1 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 전극과 연결됨과 아울러, 상기 층간 절연막 및 제 2 절연막을 관통하는 제 2 콘택홀을 통해 상기 상부 전극과 연결되는 배선층을 더 포함하여 구성되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 게이트 전극 및 하부 전극의 하부에 형성된 게이트 절연막을 더 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 소자 분리막을 구비한 기판위에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 형성한 후 더미 게이트 전극을 형성하는 단계;상기 더미 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계;상기 결과물을 포함한 기판의 전면에 제 1 층간 절연막을 형성하는 단계;상기 더미 게이트 전극이 노출되도록 상기 제 1 층간 절연막을 평탄화하는 단계;상기 더미 게이트용 실리콘막 및 더미 게이트 절연막의 일부를 차레로 제거하여 게이트 전극을 형성하기 위한 영역을 한정하는 홈을 형성하는 단계;상기 홈을 포함한 기판의 전면에 게이트 절연막 및 게이트 전극용 금속막을 차례로 형성하여 상기 홈의 내부에 게이트 전극을 형성함과 아울러, 상기 게이트 전극과 일체로 구성되는 하부 전극을 상기 게이트 절연막상에 형성하는 단계;상기 하부 전극을 포함한 기판의 전면에 제 1 절연막을 형성하는 단계;상기 하부 전극의 일부분을 중첩하도록 상기 제 1 절연막상에 상부 전극을 형성하는 단계; 및,상기 상부 전극의 상부면에만 제 2 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제 2 절연막을 포함한 기판의 전면에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 및 제 1 절연막을 관통하여 상기 하부 전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계;상기 제 2 층간 절연막 및 제 2 절연막을 관통하여 상기 상부 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및,상기 제 1 콘택홀과 제 2 콘택홀을 통해 상기 하부 전극과 상부 전극에 연결되도록 상기 제 2 절연막상에 배선층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 소자 분리막을 구비한 기판위에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 형성한 후 더미 게이트 전극을 형성하는 단계;상기 더미 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계;상기 결과물을 포함한 기판의 전면에 제 1 층간 절연막을 형성하는 단계;상기 더미 게이트 전극이 노출되도록 상기 제 1 층간 절연막을 평탄화하는 단계;상기 더미 게이트용 실리콘막 및 더미 게이트 절연막을 차례로 식각하여 게이트 전극을 형성하기 위한 영역을 한정하는 홈을 형성하는 단계;상기 홈을 포함한 기판의 전면에 게이트 절연막 및 게이트 전극용 금속막을 차례로 형성하는 단계;상기 게이트 절연막이 노출되도록 상기 게이트 전극용 금속막을 평탄화하여 상기 홈의 내부에 게이트 전극을 형성하는 단계;상기 게이트 전극과 연결되도록 상기 게이트 절연막상에 하부 전극을 형성하는 단계;상기 하부 전극을 포함한 기판의 전면에 제 1 절연막을 형성하는 단계;상기 하부 전극의 일부분을 중첩하도록 상기 제 1 절연막상에 상부 전극을 형성하는 단계; 및,상기 상부 전극의 상부면에만 제 2 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제 2 절연막을 포함한 기판의 전면에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 및 제 1 절연막을 관통하여 상기 하부 전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계;상기 제 2 층간 절연막 및 제 2 절연막을 관통하여 상기 상부 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및,상기 제 1 콘택홀과 제 2 콘택홀을 통해 상기 하부 전극과 상부 전극에 연결되도록 상기 제 2 절연막상에 배선층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 게이트 전극과 하부 전극은 동일 물질로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
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