KR20010065190A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 게이트 전극을 형성하고 후속 산화 공정을 진행할 때 게이트 전극이 산화되는 문제점을 해결하기 위하여, 게이트 전극을 형성한 후 게이트 전극의 노출된 양측벽에 알루미늄 옥사이드(Al2O3)를 이용한 스페이서를 형성하므로써, 후속 산화 공정시 게이트 전극이 산화되는 것을 방지할 수 있고, 이에 따라 소자를 저저항화하고 고속화할 수 있도록 한 반도체 소자의 트랜지스터 제조방법이 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 게이트전극 형성 후의 LDD 산화 공정시 게이트 전극의 산화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자에서 현재 양산중인 고집적 고속 논리 소자 및 1G DRAM급 이상의 초고집적 소자의 게이트 전극은 폴리실리콘을 이용하여 형성하거나 금속 실리사이드/폴리실리콘의 적층 구조로 형성하며, 0.15㎛ 테크놀러지 이하의 게이트 전극에서는 4 내지 5Ohm/sq. 이하의 게이트 저항이 요구되고 있다. 이를 위하여 최근 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 텅스텐/폴리실리콘 적층 구조, 직접 금속 게이트(텅스텐, 탄탈륨 등) 등의 구조를 게이트 전극으로 적용하는 연구가 진행되고 있다.
그러나, 워드라인 형성을 위한 식각공정을 실시하고 이온 주입 공정을 실시하기 전에, 이온 주입 공정시 발생하기 쉬운 식각 손상을 감소시키고, 게이트 산화막 에지 영역의 산화막 두께 증가에 의한 GOI 특성 악화를 개선하기 위하여, 게이트 측벽 산화 공정 또는 LDD 산화 공정 등을 실시하고 있다. 이때, 금속물질로 된 전극에서의 비정상 산화 현상으로 인하여 게이트 저항값이 증가하고, 공정 진행상에 어려움이 수반되게 된다. 최근 주로 사용되는 텅스텐 폴리실리콘 게이트의 경우 선택적 산화 공정을 통하여 이러한 문제점을 해결하고자 하나, 아직까지 양산을 위한 장비 및 공정의 성숙도가 충분한 문제점이 있다.
따라서, 본 발명은 반도체 소자의 게이트 전극 형성시 희생 알루미늄 옥사이드막(Sacrificial Al2O3)을 게이트 전극의 측벽 산화막으로 이용하므로써 후속 산화 공정에서 게이트 전극이 이상 산화되는 것을 방지할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 전극을 순차적으로 형성하고 하드 마스크 패턴을 이용한 식각 공정으로 게이트 전극 및 게이트 산화막을 패터닝하여 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴이 형성된 전체구조 상에 알루미늄 옥사이드를 증착하고 스페이서 식각 공정을 실시하여, 상기 게이트 전극 패턴 양측벽에 스페이서 알루미늄 옥사이드막을 형성하는 단계; 상기 반도체 기판의 노출된 부부에 LDD 이온 주입 공정을 실시한 후 LDD 산화 공정을 실시하여, LDD 영역을 형성하는 단계; 전체구조 상에 절연물질을 증착하고 스페이서 식각하여 게이트 전극 패턴 측벽에 스페이서 절연막을 형성하는 단계; 및 소오스/드레인 이온 주입 공정 및 열처리 공정에 의해 소오스/드레인 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 게이트 전극
15 : 하드 마스크
16 : 스페이서 알루미늄 옥사이드막 17 : LDD 영역
18 : 스페이서 절연막 19 : 소오스/드레인 접합영역
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(14)을 형성하고 폴리실리콘층(14A) 및 텅스텐 실리사이드층(14B)으로 된 게이트 전극(14)을 순차적으로 형성한 후, 하드 마스크(15) 패턴을 이용한 식각 공정으로 텅스텐 실리사이드층(14B), 폴리실리콘층(14A) 및 게이트 산화막(14)을 패터닝하여 게이트 전극 패턴을 형성한다.
여기에서, 소자 분리막(12)은 로코스,(LOCOS) 구조 및 STI 구조 중 어느 하나의 구조로 형성한다. 그리고, 게이트 산화막(13)을 형성하기 전 트렌치 캐패시터 구조를 형성할 수 있는데, 이때 캐패시터의 유전물질로는 산화막/질화막, Ta2O5, Al2O3, BST, SBT 등을 사용할 수 있다. 게이트 산화막(13)은 열 성장 산화막(Thermally grown oxide) 또는 급속 열 산화막(Rapid thermal oxide)에 의한 실리콘 산화막으로 형성하거나, Al2O3, Ta2O5, ZrO2, HFO2등의 고유전 물질을 사용하여 형성한다. 또한, 게이트 전극(14)은 도프트(doped) 폴리실리콘을 증착하여 형성하는 방법, 비정질 실리콘을 증착한 후 열처리를 통하여 결정화시키는 방법, 텅스텐/폴리실리콘 적층구조를 사용하는 방법, 텅스텐(W), 텅스텐 나이트라이드(WN), 텅스텐/텅스텐 나이트라이드(W/WN) 구조를 사용하는 방법, 금속(텅스텐, 티타늄, 코발트) 실리사이드 구조를 사용하는 방법, 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN)의 금속 게이트를 사용하는 방법 중어느 하나의 방법으로 형성한다. 게이트 전극을 텅스텐/폴리실리콘 적층구조를 사용하는 경우, 텅스텐은 300 내지 1000Å의 두께로 증착하고, 폴리실리콘은 300 내지 1500Å의 두께로 증착한다. 또한, 게이트 전극을 텅스텐, 텅스텐 나이트라이드, 텅스텐/텅스텐 나이트라이드 구조로 형성할 경우에는 게이트 전극의 전체 두께가 500 내지 2000Å이 되도록 한다. 한편, 하드 마스크는 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(Si3N4), 실리콘 옥시나이트라이드(SiON), 알루미늄 옥사이드(Al2O3) 중 어느 하나를 300 내지 3000Å의 두께로 증착하여 형성한다.
도 1b에 도시된 바와 같이, 전체구조 상에 알루미늄 옥사이드(Al2O3)를 증착하고 스페이서 식각 공정을 실시하여, 게이트 산화막(13), 게이트 전극(14) 및 하드 마스크(15)의 적층구조 측벽에 스페이서 알루미늄 옥사이드막(16)을 형성한다.
여기에서, 알루미늄 옥사이드는 30 내지 100Å의 두께로 증착하여 형성하되, 우수한 스텝 커버리지(Step Coverage) 특성을 갖도록 형성한다. 이를 위해, 단원자 증착법(Atomic Layer Deposition; ALD)에 의해 TMA 소오스와 H2O 증기를 주기적으로 증착하여 형성한다.
또한, 스페이서 알루미늄 옥사이드막(16)은 불소계(CF4, CHF3, SF6)의 화학 가스를 이용한 리엑티브 이온 식각(Reactive Ion Etch; RIE) 방법으로 하드 마스크(15) 상부와 기판(11) 상부의 알루미늄 옥사이드막만을 제거하여 스페이서를초박막화한다.
도 1c에 도시된 바와 같이, LDD 이온 주입 공정을 실시한 후 LDD 산화 공정을 실시하여, LDD 영역(17)을 형성한다.
여기에서, LDD 산화 공정은 퍼니스를 이용한 건식 또는 습식 산화 분위기 하에서 50 내지 100Å 타겟(target)으로 진행하거나, RTP를 이용하여 N2O 또는 O2분위기 하에서 50 내지 100Å 타겟으로 진행한다. 이 LDD 산화 공정시 게이트 전극(14)의 측벽이 스페이서 알루미늄 옥사이드막(16)으로 덮여 있기 때문에 게이트 전극(14)의 산화는 일어나지 않는다.
도 1d에 도시된 바와 같이, 전체구조 상에 절연물질을 증착하고 스페이서 식각하여 게이트 산화막(13), 게이트 전극(14) 및 하드 마스크(15)의 적층구조 측벽에 스페이서 절연막(18)을 형성한다. 이후, 소오스/드레인 이온 주입 공정 및 열처리 공정에 의해 소오스/드레인 접합 영역(19)을 형성한다.
여기에서, 절연물질을 증착하기 전, 스페이서 알루미늄 옥사이드막(16)을 제거하는 단계를 추가하는 것도 가능하다. 스페이서 알루미늄 옥사이드막(16)은 50:1 내지 100:1의 HF에서 5 내지 40초 동안 디핑(dipping)하므로써 제거한다. 이때 게이트 전극(14)은 HF에 용해되지 않으며, 스페이서 알루미늄 옥사이드막(16)과 열산화막과의 식각 선택비는 Al2O3 : SiO2 = 6: 1 내지 10 : 1 정도이므로, 스페이서알루미늄 옥사이드막(16) 제거시 식각되는 열산화막은 10 내지 20Å이 되어, GOI 특성에는 영향을 주지 않는다.
한편, 스페이서 절연막(17)은 실리콘 옥사이드(SiO2), 실리콘 옥시나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 알루미늄 옥사이드(Al2O3) 중 어느 하나를 증착한 후 스페이서 식각하므로써 형성된다.
상술한 바와 같이, 본 발명에 의하면 게이트 전극의 측벽을 알루미늄 옥사이드(Al2O3)막에 의해 보호하므로써, 후속 산화 공정에서 게이트 전극이 산화되는 것을 방지할 수 있다. 이에 따라 게이트 전극을 저저항화할 수 있고, 고집적/고속 소자의 개발을 조기에 달성할 수 있다.
Claims (14)
- 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 전극을 순차적으로 형성하고 하드 마스크 패턴을 이용한 식각 공정으로 게이트 전극 및 게이트 산화막을 패터닝하여 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴이 형성된 전체구조 상에 알루미늄 옥사이드를 증착하고 스페이서 식각 공정을 실시하여, 상기 게이트 전극 패턴 양측벽에 스페이서 알루미늄 옥사이드막을 형성하는 단계;상기 반도체 기판의 노출된 부부에 LDD 이온 주입 공정을 실시한 후 LDD 산화 공정을 실시하여, LDD 영역을 형성하는 단계;전체구조 상에 절연물질을 증착하고 스페이서 식각하여 게이트 전극 패턴 측벽에 스페이서 절연막을 형성하는 단계; 및소오스/드레인 이온 주입 공정 및 열처리 공정에 의해 소오스/드레인 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 산화막 SiO2, Al2O3, Ta2O5, ZrO2, HFO2중 어느 하나를 이용하여형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 도프트 폴리실리콘을 증착하여 형성하는 방법, 비정질 실리콘을 증착한 후 열처리를 통하여 결정화시키는 방법, 텅스텐/폴리실리콘 적층구조를 사용하는 방법, 텅스텐, 텅스텐 나이트라이드, 텅스텐/텅스텐 나이트라이드 구조를 사용하는 방법, 금속 실리사이드 구조를 사용하는 방법, 금속 게이트를 사용하는 방법 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 텅스텐/폴리실리콘 적층구조로 형성하되, 텅스텐을 300 내지 1000Å의 두께로 증착하고, 폴리실리콘을 300 내지 1500Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 텅스텐, 텅스텐 나이트라이드, 텅스텐/텅스텐 나이트라이드 구조로 형성하되, 게이트 전극의 전체 두께가 500 내지 2000Å이 되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 텅스텐, 텅스텐 나이트라이드, 텅스텐/텅스텐 나이트라이드 구조로 형성하되, 게이트 전극의 전체 두께가 500 내지 2000Å이 되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드는 30 내지 100Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드는 TMA 소오스와 H2O 증기를 주기적으로 도징하여 단원자 증착법에 의해 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 스페이서 알루미늄 옥사이드막은 불소계의 화학 가스를 이용한 리엑티브 이온 식각 방법에 의해 상기 알루미늄 옥사이드막을 스페이서 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 LDD 산화 공정은 퍼니스를 이용한 건식 또는 습식 산화 분위기 하에서 50 내지 100Å 타겟으로 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 LDD 산화 공정은 RTP를 이용하여 N2O 또는 O2분위기 하에서 50 내지 100Å 타겟으로 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 절연물질을 증착하기 전, 스페이서 알루미늄 옥사이드막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 스페이서 알루미늄 옥사이드막은 50:1 내지 100:1의 HF에서 5 내지 40초 동안 디핑하므로써 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 스페이서 절연막은 실리콘 옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 알루미늄 옥사이드 중 어느 하나를 증착한 후 스페이서 식각하므로써 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065059A KR20010065190A (ko) | 1999-12-29 | 1999-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990065059A KR20010065190A (ko) | 1999-12-29 | 1999-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010065190A true KR20010065190A (ko) | 2001-07-11 |
Family
ID=19632265
Family Applications (1)
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|---|---|---|---|
| KR1019990065059A KR20010065190A (ko) | 1999-12-29 | 1999-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010065190A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470562B2 (en) | 2005-11-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors using disposable aluminum oxide spacers |
| KR101017049B1 (ko) * | 2003-07-03 | 2011-02-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
-
1999
- 1999-12-29 KR KR1019990065059A patent/KR20010065190A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017049B1 (ko) * | 2003-07-03 | 2011-02-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
| US7470562B2 (en) | 2005-11-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors using disposable aluminum oxide spacers |
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