KR100342867B1 - 반도체 장치의 코발트 실리사이드막을 갖는 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법에 관한 것으로써, 특히 이 방법은 게이트산화막 위에 저온에서 고온으로의 온도 변화를 단계적으로 승온하고 증착 두께를 다르게 하여 다층의 도프트 폴리실리콘막을 형성하고, 다층의 도프트 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 도프트 폴리실리콘막의 상부분과 코발트가 반응된 코발트 실리사이드막을 형성한 후에, 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막과 다층의 도프트 폴리실리콘막을 패터닝하여 게이트산화막위에 게이트전극을 형성하도록 한다. 따라서, 본 발명은 결정립 크기가 다른 다층의 도프트 폴리실리콘막에 의해서 열처리 공정시 게이트산화막까지 코발트가 미치지 못하게 될 뿐만 아니라 코발트 실리사이드막과 도프트 폴리실리콘막과의 계면이 균일하게 되어 게이트전극의 전기적 특성이 향상된다.
Description
본 발명은 반도체장치의 형성방법에 관한 것으로서, 특히 비정항이 낮은 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법에 관한 것이다.
통상적인 반도체장치내 게이트전극은 제조 공정시 저항 특성을 낮추면서 반도체장치의 신뢰성을 높이기 위해 게이트산화막 형성, 도프트 폴리실리콘(doped poly silicon) 증착, 그리고 고융점 저저항 금속으로서 텅스텐(W)을 증착하고 있다.
도 1a 내지 도 1b는 종래 기술에 의한 텅스텐층을 갖는 게이트전극 및 그 반도체장치의 형성방법을 설명하기 위한 수직 단면도들이다.
이를 참조하면 종래 반도체장치의 제종 공정은 다음과 같은데, 우선 도 1a에 도시된 바와 같이 반도체 기판으로서 실리콘 기판(10)에 소자간 분리를 위한 소자분리막(도시하지 않음)을 형성하고 소자분리막에 의해 구분되는 기판의 활성 영역 위에 게이트산화막(12)을 형성하고, 그 위에 게이트 도전층으로서 도프트 폴리실리콘(14)을 증착한 후에 도프트 폴리실리콘막(14) 위에 티타늄 질화물질(TiNx) 내지 텅스텐 질화물질(WNx)을 증착하여 웨팅층(wetting layer)(16)을 형성하고, 그 위에 텅스텐(W)(18)을 증착한다. 그 다음 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 상기 텅스텐층(18)부터 도프트 폴리실리콘막(14)까지 셀프얼라인되도록 패터닝하여 상기 게이트산화막(12) 위에 게이트전극(G)을 형성한다.
이후 도 1b에 도시된 바와 같이 상기 게이트전극(G) 측면에 전기 절연 및 이후 형성될 소스/드레인의 확산 영역을 정의하기 위한 스페이서(18)를 형성하고, 이온 주입 공정을 실시하여 상기 게이트전극(G) 에지 근방의 기판 내에 불순물이 주입된 소스/드레인 영역(20)을 형성하여 통상의 모스 트랜지스터를 완성한다.
상기 텅스텐(18)을 화학기상증착공정(chemical vapor deposition)으로 증착할 때 상기 웨팅층(16)에 의해 시드(seed) 성장을 원할히 할 수 있다.
하지만, 소자의 집적화가 진행됨에 따라 RC 시간 지연이 가장 큰 문제점으로 지적되고 있기 때문에 최근에는 텅스텐 보다 비저항이 낮은(약∼17Ω㎝) 코발트 실리사이드(CoSix)가 차세대 게이트물질로 주목받고 있다.
코발트 실리사이드는 통상의 실리사이드 공정과 같이 도프트 폴리실리콘막 위에 코발트를 증착하고 급속 열처리공정을 실시해서 형성된다. 그러나, 열처리 공정시 코발트 실리사이드의 불규칙한 성장으로 인해 도프트 폴리실리콘막과 코발트 실리사이드막의 계면이 불규칙하게 된다. 이를 방지하기 위해 상기 공정 대신에 코발트실리사이드(CoSix) 혼합물 타겟을 이용하여 코발트 실리사이드막을 증착한 후에 열처리 공정을 하여 이 막을 성장시킬 경우에도 후속 열처리 공정에서 발생하는 열(thermal budget)에 의해 코발트 실리사이드의 결정 성장과 코발트 입자가 게이트산화막으로 확산되어 결국 GOI(gate oxide integrity)의 특성을 열화시키게 되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 코발트 실리사이드를 갖는 게이트전극 형성시 단일 결정질의 도프트 폴리실리콘막 대신에 다층 구조의 도프트 폴리실리콘막을 형성하여 코발트 실리사이드의 불균일한 결정성장과 폴리실리콘막내로의 코발트 확산을 방지함으로써 코발트 실리사이드막과 도프트 폴리실리콘막의 매끄러운 계면과 열적으로 안정한 게이트전극 구조를 형성할 수 있는 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래 기술에 의한 텅스텐층을 갖는 게이트전극 및 그 반도체장치의 형성방법을 설명하기 위한 수직 단면도들,
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 코발트 실리사이드막을 갖는 게이트전극 형성방법을 설명하기 위한 수직 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 실리콘기판 102 : 게이트산화막
104 : 제 1도프트 폴리실리콘막 106 : 제 2도프트 폴리실리콘막
108 : 코발트 실리사이드막 110 : 스페이서막
112 : 소스/드레인영역
G : 게이트전극
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상부의 활성 영역위에 게이트산화막을 형성한 후에 도프트 폴리실리콘막을 적층하고 그 위에 금속 실리사이드막을 순차적층하고 이 도프트 폴리실리콘막과 실리사이드막을 패터닝하여 반도체장치의 게이트전극을 형성함에 있어서, 게이트산화막 위에 저온에서 고온으로의 온도 변화를 단계적으로 승온하고 증착 두께를 다르게 하여 다층의 도프트 폴리실리콘막을 형성하는 단계와, 다층의 도프트 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 도프트 폴리실리콘막의 상부분과 코발트가 반응된 코발트 실리사이드막을 형성하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막과 다층의 도프트 폴리실리콘막을 패터닝하여 게이트산화막위에 게이트전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 도프트 폴리실리콘을 성장시킬 때 증착 온도를 저온에서, 중고온, 고온으로 단계적으로 온도를 높여서 다층의 도프트 폴리실리콘막을 형성함으로써 온도 상승에 의한 각 층마다 폴리실리콘막의 결정성이 달라진다. 이에 따라, 이후 코발트 실리사이드를 위한 열처리 공정을 실시하면 다결정질 코발트 실리사이드막의 입자 크기가 더 커져서 폴리실리콘막의 결정면이 코발트 실리사이드의 성장 방향의 수직으로 위치하고 있기 때문에 수직방향으로의 코발트 실리사이드의 성장은 상당한 억제효과를 가져온다. 그래서, 폴리실리콘막으로의 코발트 입자의 확산 속도가 감소되어 폴리실리콘막내의 코발트 입자가 게이트산화막으로 확산되어서 발생하는 게이트전극의 특성 열화를 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 코발트 실리사이드막을 갖는 게이트전극 형성방법을 설명하기 위한 수직 단면도들이다.
우선, 도 2a에 도시된 바와 같이 반도체기판으로서 실리콘기판(100) 상부에 소자간 분리를 위한 소자분리막(도시하지 않음)을 형성하고, 소자분리막에 의해 구분되는 기판의 활성 영역 위에 게이트산화막(102)을 형성한다.
그 다음, 게이트산화막(102) 위에 제 1도프트 폴리실리콘막(104)을 400Å∼1000Å 정도의 두께로 증착한다. 이때, 도프트 폴리실리콘막(104)의 형성은 막내에 함유되는 도펀트(dopant)의 종류에 따라 결정질 상태로 되는 온도가 달라지게 된다. 즉, 도펀트가 P(phosphorus)일 경우 200℃∼650℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며 증착 소스가스(source gas)로는 SiH4와 PH3가스를 이용한다. 또한, B(boron)를 도핑할 경우 200℃∼600℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며 증착 소스가스는 다이보렌(diborane)을 이용한다.
이어서, 상기 제 1도프트 폴리실리콘막(104) 위에 도프트 폴리실리콘의 증착 온도를 높여서 제 2도프트 폴리실리콘(106)을 200Å∼1000Å의 두께로 증착한다. 이때, 제 2도프트 폴리실리콘막(106) 내에 P가 도핑된 경우 200∼650℃의 증착온도와 80Torr이하의 압력 조건에서 폴리실리콘 증착 공정을 실시하며, B가 도핑된 경우 200∼600℃의 증착온도와 80Torr이하의 압력 조건에서 실시하도록 한다.
또한, 제 1 및 제 2도프트 폴리실리콘막(104,106)의 총 두께는 600Å∼1200Å으로 하는 것이 바람직하다.
이어서, 도 2b에 도시된 바와 같이 제 2도프트 폴리실리콘막(106) 위에 물리적 기상증착 내지 화학기상증착 공정을 이용하여 코발트(Co)를 50Å∼300Å의 두께(또는 2차 증착한 도프트 폴리실리콘의 두께의 약 0.1배∼0.4배)로 증착하고 급속 열처리 공정(rapid thermal process)을 실시한다. 제 2도프트 폴리실리콘막(106)의 상부분과 코발트가 반응해서 코발트 실리사이드막(108)이 형성된다. 이때, 열처리 공정은 1회의 급속열처리 공정을 할 경우 500℃∼900℃의 온도범위에서 실시하고, 2회의 급속열처리 공정을 할 경우 1차 로 400℃∼800℃의 온도범위, 2차로 500℃∼900℃의 온도범위에서 실시하는 것이 바람직하다.
그 다음, 도 2c에 도시된 바와 같이 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막(108)과 도프트 폴리실리콘막들(106,104)을 패터닝하여 게이트산화막(102)위에 게이트전극(G)을 형성한다. 이때, 게이트전극(G) 형성시 공정의 수율을 높이기 위해서 코발트 실리사이드막(108) 위에 하드 마스크로서 TiN을 증착하고 이를 패터닝한 후에 그 패턴에 맞추어 상기 코발트 실리사이드막(108)과 도프트 폴리실리콘막들(106,104)을 식각할 수 있다.
계속해서, 일련의 제조 공정을 거쳐서 상기 게이트전극(G) 양측벽에 절연막으로 이루어진 스페어서막(110)을 형성하고, 이온 주입 공정을 실시하여 게이트전극(G) 하부의 채널 영역을 제외한 기판 내에 불순물이 주입된 소스/드레인 영역(112)을 형성하여 본 발명에 따른 모스 트랜지스터를 완성한다.
한편, 본 발명에 따른 반도체장치의 게이트전극은 다른 제조 공정을 이용하여 형성할 수도 있다. 이는 제 2차의 도프트 폴리실리콘막 대신에 도펀트가 함유되지 않는 폴리실리콘막을 대체 사용함으로써 상기 실시예와 동일한 코발트 실리사이드막을 획득할 수 있다.
또한, 본 실시예에서는 다층의 도프트 폴리실리콘막을 위해 2번의 폴리실리콘 형성공정을 나타내었지만 폴리실리콘의 소정 증착온도에서 서시히 온도를 증가시켜서 설정된 각 증착 온도마다 서로 다른 결정질을 갖는 2층 이상의 도프트 폴리실리콘막을 형성할 수도 있다.
따라서, 상기한 바와 같이 본 발명은 실리콘 내부에서 다른 물질에 비해 확산 속도가 높은 코발트의 확산을 억제하기 위해 다른 결정질을 갖는 다층의 도프트 폴리실리콘막을 형성하고 그 위에 코발트를 증착하고 열처리 공정을 실시함으로써코발트가 하부의 폴리실리콘막으로 확산하여 내려가는 동안 실리사이드로의 핵생성을 위한 에너지 장벽이 낮아 상대적으로 낮은 온도에서 코발트 실리사이드로 변해간다. 즉, 코발트 실리사이드의 결정 성장 도중에 코발트 실리사이드막의 결정면이 결정질의 도프트 폴리실리콘막과 만날지라도 코발트 실리사이드막의 결정면의 성장면과 수직으로 위치한 도프트 폴리실리콘막의 결정면으로 인해서 더 이상의 수직 방향으로의 결정 성장이 어려워지며 이로인해 전체 디바스이스에 대한 열적 특성 저하가 감소된다.
또한, 본 발명은 다층의 도프트 폴리실리콘막의 형성시 반응 온도 조절을 저온/고온/저온/고온으로 변화시키지 않고 저온/중고온/고온으로 단계적으로 증착온도를 변화시켜서 각 도프트 폴리실리콘막마다 서로 다른 결정질을 갖도록 함으로써, 증착 온도 변화에 따른 공정 시간 및 전력 손실을 최소화한다.
따라서, 본 발명은 코발트 실리사이드막과 도프트 폴리실리콘막과의 계면이 균일하게 되어 게이트전극 제조 공정의 신뢰성을 높일 수 있으며, 결정립의 구조가 복잡한 도프트 폴리실리콘 구조에 의해서 열처리 공정시 게이트산화막까지 코발트 인자가 미치지 못하기 때문에 GOI 특성을 안정하게 유지시킬 수 있는 효과가 있다.
Claims (4)
- 반도체기판 상부의 활성 영역위에 게이트산화막을 형성한 후에 도프트 폴리실리콘막을 적층하고 그 위에 금속 실리사이드막을 순차적층하고 이 도프트 폴리실리콘막과 실리사이드막을 패터닝하여 반도체장치의 게이트전극을 형성함에 있어서,상기 게이트산화막 위에 저온에서 고온으로의 온도 변화를 단계적으로 승온하고 증착 두께를 다르게 하여 다층의 도프트 폴리실리콘막을 형성하는 단계;상기 다층의 도프트 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 상기 도프트 폴리실리콘막의 상부분과 코발트가 반응된 코발트 실리사이드막을 형성하는 단계; 및게이트 마스크를 이용한 사진 및 식각 공정으로 상기 순차적층된 코발트 실리사이드막과 다층의 도프트 폴리실리콘막을 패터닝하여 상기 게이트산화막위에 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 다층의 도프트 폴리실리콘막의 총 두께를 500Å∼1200Å로 하고, 상기 코발트의 증착 두께를 50Å∼300Å로 하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 코발트 실리사이드막은 상기 다층의 도프트 폴리실리콘막 위에 코발트실리사이드 혼합 타겟을 증착하고 열처리 공정을 실시하여 코발트 실리사이드막을 형성하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 열처리 공정은 1회의 급속열처리 공정을 할 경우 500℃∼900℃의 온도범위에서 실시하고, 2회의 급속열처리 공정을 할 경우 1차 로 400℃∼800℃의 온도범위, 2차로 500℃∼900℃의 온도범위에서 실시하는 것을 특징으로 하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트전극 형성방법.
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| KR1019990023591A KR100342867B1 (ko) | 1999-06-22 | 1999-06-22 | 반도체 장치의 코발트 실리사이드막을 갖는 게이트전극 형성방법 |
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-
1999
- 1999-06-22 KR KR1019990023591A patent/KR100342867B1/ko not_active IP Right Cessation
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| KR20010003340A (ko) | 2001-01-15 |
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