KR100399357B1 - 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법 - Google Patents

코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법 Download PDF

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Abstract

박형 코발트 실리사이드막을 가지는 반도체 장치 및 그 형성방법이 개시된다. 본 발명은, MOS 트렌지스터를 구비하는 반도체 장치에서 소오스/드레인 영역 기판 표면에 200 옹스트롬 이하 두께를 가지는 박형 코발트 실리사이드(CoSi2)막이 구비되는 것을 특징으로 한다. 이때, 게이트 전극은 반도체 장치의 특성에 따라 폴리실리콘층 위에 텅스텐 실리사이드와 같은 별도의 금속 함유층을 가지거나, 소오스/드레인 영역과 같은 박형 코발트 실리사이드막을 구비할 수 있다. 또한, 본 발명에서 박형 코발트 실리사이드막의 두께는 50 내지 150 옹스트롬으로 이루어지는 것이 바람직하다. 본 발명의 방법에 따르면, 소오스/드레인 영역 위에 코발트층을 적층하고, 450℃ 이하 150℃ 이상으로 저온 열처리하여 저온 박형 코발트 실리사이드막을 형성한다. 바람직하게는 코발트층 적층과 저온 열처리가 스퍼터 장비에서 인 시튜로 이루어진다.

Description

코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법 {SEMICONDUCTOR DEVICE USING COBALT SILICIDE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 코발트 실리사이드를 갖는 반도체 장치 및 그 형성 방법에 관한 것이다.
실리콘은 자체가 반도체의 성격을 가지나 불순물이 도핑된 상태로 반도체 장치 내에서 도체의 기능을 할 수 있다. 한편, 실리콘은 금속과 함께 도전성이 보다 높은 금속 실리사이드를 쉽게 형성한다. 따라서, 소자 고집적화에 따라 선폭이 줄어들고, 콘택의 크기 감소로 저항 요소가 늘어남에 따라 반도체 장치에서 도전성을높여 성능을 향상시키기 위해 게이트 배선 같은 신호 배선이나 콘택 계면에 금속 실리사이드를 형성하는 경우가 많다.
한편, 반도체 장치 고집적화에 따른 소자 크기의 전반적 감소와 함께 소오스/드레인 영역의 접합 깊이(junction depth)도 줄어들고 있다. 소오스/드레인 영역에 콘택 저항을 줄이기 위해 금속 실리사이드를 형성할 때 금속 실리사이드층이 수백 옹스트롬 정도로 형성된다. 그런데, 가령, 1000 옹스트롬 정도의 얕은 접합을 가진 소오스/드레인 영역에서는 300 옹스트롬 두께의 금속 실리사이드층이 형성되면 금속 실리사이드층이 기판에 직접 접속되어 누설 전류를 많이 흘리는 일종의 접합 스파이크 현상(junction spiking)이 발생할 확율이 높아 문제가 된다. 이런 현상은 알미늄 콘택 플러그가 소오스/드레인과 접속되면 스파이크 현상을 일으켜 신호 전류가 기판에 누설되는 것과 유사한 형태로 볼 수 있다.
소오스/드레인 영역에 대한 실리사이드용 금속으로 콘택 계면 저항이 낮은 코발트와 티타늄이 많이 사용되는데 특히 코발트의 경우 스파이크 현상이 더욱 문제가 된다. 코발트 실리사이드의 형성은 대개 노출된 실리콘 기판 표면에 스퍼터링으로 코발트를 적층하고 500 내지 600℃ 및 750℃ 이상의 온도로 이단계 열처리하거나, 혹은 직접 750℃ 이상으로 고온 열처리하여 실리사이드화 반응을 시킨다. 그리고, 반응되지 않은 잔여 코발트는 습식 식각으로 제거하는 자기 정렬 방법을 사용한다. 이런 방식에서는 코발트 실리사이드의 형성 속도를 제어하여 박형 코발트 실리사이드막을 얻기 어렵다. 코발트 실리사이드막은 코발트층 100 옹스트롬에 실리콘층 360 옹스트롬 정도의 비율로 결합되어 형성된다. 한편, 스퍼터링을 사용하여 80 옹스트롬 이하의 코발트막을 균일하게 적층하는 것은 어렵고, 재현성이 부족하여 신뢰성 있는 공정을 확립할 수 없다. 따라서 얕은 접합의 소오스/드레인 영역에서도 300 옹스트롬 이하 두께의 코발트 실리사이드막을 안정적으로 형성하는 것은 어렵고, 스파이크 현상을 방지하기 어렵다.
신호 전류가 채널을 통해 전달되지 않고 기판에 누설될 경우, 신호 전력의 소모가 많아지고, 동작속도가 느려지므로 트랜지스터의 효율을 떨어뜨리고 심하면 트랜지스터 동작이 이루어지지 않는 문제가 있다. 특히, 비휘발성 소자인 저전력 SRAM의 경우, 이러한 누설전류는 소자의 실용성을 확보하기 위해 반드시 방지되어야 한다.
코발트 실리사이드 채택에 따른 스파이크 현상을 방지하기 위해 코발트에 비해 스파이크 현상 발생이 낮은 티타늄을 사용하여 소오스/드레인 영역 표면에 티타늄 실리사이드(TiSi2)막을 형성하는 방법이 많이 사용된다. 그러나, 티타늄의 경우 선폭에 의존하는 저항 특성이 있어서 0.2 마이크로 메터 이하의 미세 선폭에서는 저항이 급속히 증가한다. 또한, 후속 열처리에 따라 저항 특성이 열화되는 문제가 있다.
본 발명은 상술한 바와 같이 소오스 드레인/영역에 금속 실리사이드를 형성할 때의 문제점을 경감하기 위한 것으로, 박형 코발트 실리사이드막이 소오스/드레인 영역에 형성된 반도체 장치 및 박형 코발트 실리사이드막을 신뢰성 있게 형성할수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 간결한 공정을 통해 반도체 장치의 기능에 맞도록 게이트 배선과 소오스/드레인 영역에 금속 실리사이드막을 형성할 수 있는 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도7은 본 발명의 반도체 장치 형성 공정의 중요 단계를 나타내는 측단면도이다.
도8 내지 도11은 본 발명의 반도체 장치의 다른 실시예에 대한 형성 공정의 중요 단계를 나타내는 측단면도이다.
도13 내지 도18은 본 발명 반도체 장치의 다른 실시예에 대한 형성 공정의 중요 단계를 나타내는 측단면도이다.
상기 목적을 달성하기 위한 본 발명은 기판 활성영역에 형성되는 소오스/드레인 영역, 소오스 영역 및 드레인 영역 사이에서 소오스/드레인 영역을 분할하는 채널 영역, 채널 영역의 기판 위에 형성되는 게이트 절연막 및 채널 영역의 게이트 절연막 위에 형성되는 게이트 전극을 가지는 MOS 트렌지스터를 구비하는 반도체 장치에서, 소오스/드레인 영역 기판 표면에 200 옹스트롬 이하 두께를 가지는 박형 코발트 실리사이드(CoSi2)막이 구비되는 것을 특징으로 한다.
이때, 게이트 전극은 반도체 장치의 특성에 따라 폴리실리콘층 위에 텅스텐 실리사이드와 같은 별도의 금속 함유층을 가지거나, 소오스/드레인 영역과 같은 박형 코발트 실리사이드막을 구비할 수 있다. 또한, 본 발명에서 박형 코발트 실리사이드막의 두께는 50 내지 150 옹스트롬으로 이루어지는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 방법에 따르면, 먼저, 기판에 소자 분리를 실시한다. 소자 분리된 상기 기판의 활성 영역에 게이트 절연막을 형성한다. 게이트막을 적층하고, 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 드러낸다. 그리고, 드러난 소오스/드레인 영역 위에 코발트층을 적층한다. 코발트층 외에 니켈, 티타늄, 백금 등의 금속도 가능하다. 코발트층이 적층된 기판은 450℃ 이하 150℃ 이상으로 저온 열처리하여 저온 박형 코발트 실리사이드막을 형성한다. 저온 열처리 온도는 특히 300 내지 400℃가 바람직하다. 저온 열처리 후에 박형 코발트 실리사이드막이 형성된 기판에서 미반응된 코발트층을 제거한다. 그리고, 저온 박형 코발트 실리사이드막을 700℃ 이상으로 바람직하게는 850℃ 정도로 고온 열처리하여 박형 코발트 실리사이드(CoSi2)막을 형성한다.
통상, 게이트 전극 형성 후 절연층 적층과 전면 이방성 식각을 통해 상기 게이트 전극 측벽에 스페이서를 형성하는 단계가 더 구비되며, 미반응된 잔여 코발트층 제거는 습식 식각으로 이루어지는 것이 바람직하다.
상기 게이트막은 상기 게이트 절연막 위에 폴리실리콘층을 적층하는 것을 기본으로 이루어진다. 폴리실리콘층 위에 도전성 향상을 위한 금속 함유층이 더 적층될 수 있고, 게이트 전극 보호를 위한 캡핑막이나 패터닝을 위한 반사 방지막도 적층될 수 있다.
본 발명 방법에서는 코발트층은 스퍼터링 형성할 때에도 두께를 줄이거나 정밀하게 조절하기 위한 공정 세팅이 필요하지 않다. 단, 코발트층 적층 후의 열처리가 저온이므로 기존의 스퍼터링 장비의 가열 장치를 이용하여 인시튜(in-situ) 방식으로 이루어지는 것이 공정을 간편히 할 수 있으므로 바람직하다.
또한, 잔여 코발트층을 제거하는 단계와 고온 열처리 단계 사이에 기판 전면에 식각 저지막을 겸하는 보조막으로 실리콘 산화질화막이나 실리콘 질화막을 형성하는 단계가 더 구비되는 것이 바람직하다. 이 보조막은 형성될 반도체 장치의 소오스/드레인 영역에서 콘택의 계면 저항 특성을 일정하게 하는데 도움이 된다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
(실시예 1)
도1 내지 도7은 본 발명의 반도체 장치 형성 공정의 중요 단계를 나타내는 측단면도이다.
도1을 참조하면, 기판(10)에 트렌치형 소자 분리막(11)을 형성한다. 활성영역에 열산화를 통해 게이트 절연막을 형성한다. 그리고, 게이트막으로 폴리실리콘층(13), 텅스텐 실리사이드막(15), 반사방지막(17)인 실리콘 산화질화막을 CVD 방법으로 적층한다. 반사방지막(17) 대신에 MTO(middle temperature oxide), HTO(high temperature oxide), 실리콘 질화막 등을 사용할 수 있으며, 이들 막은 후속의 코발트 적층 및 저온 열처리 과정에서 하부막과 코발트막의 반응을 저지하는 작용을 한다. 기타 텅스텐 실리사이드막(15)은 게이트 배선의 신호 전달에 따른 저항을 줄이기 위한 것이다. 이후 형성될 소오스/드레인 영역의 코발트 실리사이드막과 별도로 이루어지므로 수백 옹스트롬 이상 두께로 형성될 수 있다.
도2를 참조하면, 게이트막(13,15,17)을 패터닝하여 게이트 패턴을 형성한다. 도시되지 않지만, 먼저 포토레지스트층이 도포되고 노광, 현상을 통해 포토레지스트 패턴이 이루어진다. 그리고, 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 게이트막에 대한 식각이 이루어진다. 게이트 패턴 위로 기판 전면에 걸쳐 중온 산화막(MTO:21)과 실리콘 질화막(23)이 CVD로 형성된다. 이들 막은 스페이서 형성을 위한 것이다.
도3을 참조하면, 실리콘 질화막(23)과 중온 산화막(21)에 대한 전면 이방성 식각을 실시한다. 그 결과 게이트 패턴 측벽에 절연 스페이서(25)가 형성된다. 스페이서(25)는 스페이서 내측, 즉, 게이트 패턴측은 중온 산화막으로 바깥쪽은 실리콘 질화막으로 이루어진다. 게이트 패턴과 이들 스페이서(25)를 마스크로 소오스/ 드레인 영역에 대한 불순물 이온 주입을 실시한다. 따라서, 소오스/드레인 영역(27,29)이 형성된다. 채널과의 인접부에 LDD 영역을 형성하기 위해 게이트 패턴 형성 후 스페이서(25) 형성 전에 저농도 이온주입을 실시하는 경우가 많다. 소자 고집적화에 따라 소자 분리막(11) 사이의 활성영역 폭은 줄어들고, 소오스/드레인 영역(27,29)의 폭과 접합 깊이도 줄어든다. 본 실시예에서 접합 깊이는 1000 내지 1300 옹스트롬 정도로 한다.
도4를 참조하면, 이온주입에 의해 소오스/드레인 영역(27,29)이 형성된 기판(10)에 코발트층(31)을 적층한다. 코발트 적층은 통상 스퍼터링으로 이루어진다. 코발트층(31)이 적층된 기판에 대해 300℃의 온도에서 저온 열처리를 실시한다. 열처리는 150 내지 450℃ 정도의 온도에서 가능하므로 별도의 가열로(furnace)로 옮기지 않고 코발트층(31)의 적층이 이루어지는 스퍼터링 장비 내에서 저항 가열 방식의 가열 장치를 이용하여 실시하는 것이 바람직하다. 이때 코발트 실리사이드막(33)의 형성 속도는 코발트층(31) 적층 두께에 관계없이 가령 300℃에서 조건에 따라 분당 십 내지 수십 옹스트롬 정도이므로 200 옹스트롬 이하 두께의 코발트 실리사이드막(33)을 형성하기 위한 공정 시간은 온도에 따라 수분 내지 수십분으로 하는 것이 가능하다. 따라서 코발트층(31)의 적층 두께를 한정할 필요가 없으므로공정 조건이 완화되며, 적층 단계의 세심한 주의 없이도 코발트 실리사이드막(33)의 두께를 10 옹스트롬 단위까지 조절하는 것이 가능하다. 이때 형성되는 코발트 실리사이드막은 저온형 박막으로 Co2Si, CoSi의 화학식을 가지는 것들이다.
코발트를 증착하면서 스퍼터링 챔버 내의 온도를 가령 200 내지 500℃로 유지하면 코발트가 증착되면서 코발트 실리사이드가 자동으로 형성될 수 있으며, 별도의 실리사이드화 처리가 생략될 수 있다. 코발트 실리사이드의 두께는 증착 시간에 따라 조절될 수 있다.
또한, 코발트를 스퍼터링으로 적층한 뒤 티타늄/티타늄 질화막을 캡핑막으로 사용할 경우에, 티타늄/티타늄 질화막을 CVD(화학기상증착)으로 형성된다면 공정 온도가 300 내지 700℃까지 증가하므로 별도의 열처리 없이 실리사이드화 공정이 가능하다.
도5를 참조하면, 저온 열처리를 통해 코발트 실리사이드막(33)이 형성된 기판에서 미반응된 코발트층을 식각을 통해 제거한다. 습식 식각은 적은 식각 손상과 높은 선택비를 가지므로 코발트층 제거에 유용하다. 따라서 기판(10)의 소오스/드레인 영역(27,29) 표면에는 200 옹스트롬 이하 두께를 가진 박형 코발트 실리사이드막(33)만 남게 된다.
도6을 참조하면, 코발트 실리사이드막(33)이 형성된 기판에 실리콘 질화산화막을 보조막(35)으로 수백 옹스트롬 적층한다.
도7을 참조하면, 보조막(35)이 형성된 기판(10)을 700℃ 이상 가령 850℃ 정도의 고온으로 열처리를 실시한다. 이 과정에서 이미 형성된 코발트 실리사이드막(33)이 CoSi2의 화학식을 가지며 도전성이 향상된 고온 박형 코발트 실리사이드막(43)으로 변화된다. 한편, 코발트가 제거된 저온 박형 코발트 실리사이드막 표면에는 얇은 산화 코발트막이 형성될 수 있다. 이 산화 코발트막은 상부의 실리콘 질화산화막을 형성하고 고온 열처리를 할 경우에 실리콘 질화산화막에 산소를 주고 코발트 실리사이드로 치환될 수 있다. 또한, 실리콘 질화산화막은 고온 열처리를 통해 얻어지는 코발트 실리사이드막의 콘택 계면 저항값을 안정되고 좁은 범위로 한정하는 역할을 할 수 있다. 따라서, 실리콘 질화막에 비해 선택비는 떨어지나 콘택 홀 형성시의 식각 저지막으로 작용할 수 있다.
(실시예 2)
도8 내지 도11은 본 발명의 반도체 장치의 다른 실시예에 대한 형성 공정의 중요 단계를 나타내는 측단면도이다. 본 실시예의 형성 공정의 대부분은 실시예 1에 대한 설명을 동일하게 적용할 수 있으므로 많은 부분을 생략하고 특징적인 측면을 위주로 설명한다.
도8을 참조하면, 기판(10)에 트렌치형 소자 분리막(11)을 형성한다. 활성영역에 열산화를 통해 게이트 절연막을 형성한다. 그리고, 게이트막은 폴리실리콘층(13), 반사 방지막(17)인 실리콘 산화질화막을 차례로 CVD 방법으로 적층하여 형성한다.
도9를 참조하면, 게이트막(13,17)을 패터닝하여 게이트 패턴을 형성한다. 게이트 패턴 위로 기판(10) 전면에 걸쳐 중온 산화막(MTO:21))과 실리콘 질화막(23)이 CVD로 형성된다.
도10을 참조하면, 실리콘 질화막(23)과 중온 산화막(21)에 대한 전면 이방성 식각을 실시한다. 그 결과 게이트 패턴 측벽에 절연 스페이서(251)가 형성된다. 스페이서(251)는 스페이서 내측, 즉, 게이트 패턴측은 중온 산화막으로 바깥쪽은 실리콘 질화막으로 이루어진다. 이때 스페이서(251)를 형성하는 이방성 식각을 과도하게 하면 반사방지막이 제거되고, 스페이서(251)의 높이가 줄어들면서 폴리실리콘층(13) 게이트 패턴의 상면과 상부 측면이 노출된다. 과식각의 정도는 게이트 패턴의 폴리실리콘층(13) 측벽이 상면에서 400 내지 500 옹스트롬 드러나는 정도가 바람직하다.
게이트 패턴과 이들 스페이서(251)를 마스크로 소자 분리막 사이의 활성영역에 대한 불순물 이온 주입을 실시하여 소오스/드레인 영역(27,29)과 채널 영역을 구분시킨다.
도11을 참조하면, 소오스/드레인 영역(27,29)이 형성된 기판에 코발트층(31)을 적층한다. 코발트층(31)이 적층된 기판(10)에 대해 300℃의 온도에서 저온 열처리를 실시한다.
이때는 실시예 1과 달리 게이트 패턴의 상면과 상부 측면이 노출되어 있으므로 소오스/드레인 영역(27,29)을 덮는 박형 코발트 실리사이드막(33) 외에도 게이프 패턴의 상부를 감싸는 박형 코발트 실리사이드막(331)이 형성된다. 따라서 게이트막을 형성하면서 별도의 금속 실리사이드층을 형성하지 않아도 게이트 패턴의 상부를 감싸는 박형 코발트 실리사이드막(331)이 형성되어 게이트 배선에 따른 저항을 감소시키는 것이 가능하다.
소오스/드레인 영역(27,29)의 코발트 실리사이드막(33)은 50 내지 150 옹스트롬 두께로 형성된다. 이 막이 너무 얇을 경우 콘택 계면에서의 저항과 소오스/드레인 영역(27,29) 내의 저항이 높아지고, 너무 두꺼우면 스파이크 현상 발생이 늘어난다. 150 옹스트롬 이하에서는 접속면을 통한 누설 전류가 현저히 줄어든다. 이때, 게이트막의 폴리실리콘층(13)은 기판(10)의 단결정 실리콘층과 구조상 차이를 가지므로 게이트 패턴에 형성되는 코발트 실리사이드막(331)의 두께는 200 옹스트롬보다 클 수 있다. 게이트 패턴 상부에 코발트 실리사이드막(331)이 형성되는 본 예에서는 막두께가 두꺼운 것이 게이트 배선 저항을 낮추고 신호의 RC(resistance capacitance) 지연을 줄일 수 있으므로 바람직하다.
도12를 참조하여 이후의 공정을 살펴보면, 실시예 1과 같이 저온 열처리를 통해 저온 박형 코발트 실리사이드막(33,331)이 형성된 기판(10)에서 미반응된 코발트층(31)을 습식 식각을 통해 제거한다. 그리고, 코발트 실리사이드막(33,331)이 형성된 기판(10)에 실리콘 질화산화막을 보조막(35) 적층하고 850℃ 정도의 고온 열처리로 CoSi2의 화학식을 가지며 도전성이 높은 고온 코발트 실리사이드막(43,431)으로 변화시킨다.
(실시예 3)
도13 내지 도18은 본 발명 반도체 장치의 다른 실시예에 대한 형성 공정의중요 단계를 나타내는 측단면도이다.
도13을 참조하면, 기판(10)에 트렌치형 소자 분리막(11)을 형성한다. 활성영역에 열산화를 통해 게이트 절연막을 형성한다. 그리고, 게이트막으로 폴리실리콘층(13), 실리콘 질화막(14), 반사방지막(17)인 실리콘 산화질화막을 CVD 방법으로 적층한다.
도14를 참조하면, 게이트막을 패터닝하여 게이트 패턴을 형성한다. 게이트 패턴 위로 기판 전면에 걸쳐 중온 산화막(MTO:21)과 실리콘 질화막(23)이 CVD로 형성된다. 이들 막은 스페이서 형성을 위한 것이다.
도15를 참조하면, 실리콘 질화막과 중온 산화막에 대한 전면 이방성 식각을 실시한다. 그 결과 게이트 패턴 측벽에 절연 이들 막으로 이루어진 스페이서(251)가 형성된다. 게이트 패턴과 이들 스페이서(251)를 마스크로 소오스/드레인 영역(27,29)에 대한 불순물 이온 주입을 실시하여 소오스/드레인 영역(27,29)을 형성한다. 스페이서(251) 형성을 위한 식각 과정에서 후속될 게이트 패턴의 폴리실리콘층 노출이 쉽도록 과식각을 한다. 따라서 게이트 패턴의 측벽 상부를 드러내는 스페이서(251)가 형성된다. 소오스/드레인 영역(27,29) 위로 스퍼터링에 의해 코발트층(31)이 수백 옹스트롬 두께로 형성된다.
도16을 참조하면, 코발트층이 적층된 기판에 대해 300도씨의 온도에서 저온 열처리를 실시한다. 따라서 저온 코발트 실리사이드막(33)이 소오스/드레인 영역(27,29) 표면에 형성된다. 미반응된 코발트층을 습식 식각을 통해 제거한다.
도17을 참조하면, 저온 코발트 실리사이드막(33)이 형성된 기판(10)에 실리콘 질화막(351)을 식각 저지막으로 적층한다. 식각 저지막(351) 위에 층간 절연막(352)으로 실리콘 산화막을 적층한다. 그리고, CMP를 통해 게이트 패턴의 상부가 드러나도록 평탄화 식각을 실시한다. 도시되지 않지만 이 과정에서 게이트 패턴의 밀도가 큰 반도체 장치의 셀 영역은 층간 절연막의 식각이 적어 활성 영역에 층간 절연막이 두껍게 남고, 주변 회로 영역에는 패턴 밀도가 적어 패턴 사이의 층간 절연막이 넓고 깊게 식각되므로 층간 절연막이 조금 남아 영역별 단차를 가지게 된다.
도18을 참조하면, 평탄화된 층간 절연막(352) 위로 일부 두드러진 게이트 패턴 상부의 식각 방지막(351)과 반사 방지막(17), 실리콘 질화막(14)을 이방성 식각을 통해 제거하고 폴리실리콘층(13)이 드러나게 한다. 층간 절연막이 얇게 남은 주변 영역에서는 이 과정에서 기판의 활성영역이 이방성 식각에 의한 손상을 입을 수 있다. 그러나, 코발트 실리사이드막이 형성된 상태이므로 이방성 식각에서 선택비를 높이는 조건을 가지도록 하면 기판의 손상에 따른 저항 증가를 줄일 수 있고, 코발트 실리사이드막(33)이 콘택 계면저항과 소오스/드레인 영역(27,29) 내의 저항을 낮추는 작용을 할 수 있다.
도19를 참조하면, 이방성 식각을 통해 드러난 게이트 패턴의 폴리실리콘층(13) 위로 코발트층 같은 금속막(311)을 적층하고, 열처리를 실시한다. 이 단계에서는 스파이크 문제가 없으므로 금속 실리사이드(432)를 두껍게 형성하는 것이 바람직하다. 가령, 직접 고온으로 열처리하여 소오스/드레인 영역(27,29)의 저온 코발트 실리사이드 박막을 높은 도전성의 고온 박형 코발트 실리사이드막(43)으로 전환시키고, 동시에 게이트 패턴의 폴리실리콘층(13) 상부에 두꺼운 금속 실리사이드(432)를 형성할 수 있다.
이후에는 미반응된 금속막을 습식 식각으로 제거하고 후속 공정을 진행한다.
이상의 실시예들을 통해 살펴본 본 발명에 따르면, 반도체 장치의 용도에 맞도록 게이트 패턴에는 코발트 실리사이드 박막, 두꺼운 코발트 실리사이드막 혹은 다른 금속 실리사이드막을 형성하여 게이트 배선 저항을 낮출 수 있다. 동시에, 소오스 드레인 영역에서는 스파이크의 문제가 없는 200 옹스트롬 이하 두께의 코발트 실리사이드 박막을 높은 신뢰성을 가지고 형성할 수 있다. 결과적으로, 공정 불량이 없고 특성이 뛰어난 반도체 장치를 얻을 수 있다.

Claims (17)

  1. 기판 활성영역에 형성되는 소오스/드레인 영역, 상기 소오스/드레인 영역에서 상기 소오스/드레인 영역을 분할하는 채널 영역, 상기 채널 영역의 기판 위에 형성되는 게이트 절연막 및 상기 채널 영역의 게이트 절연막 위에 형성되는 게이트 전극을 가지는 MOS(metal oxide silicon) 트렌지스터를 구비하는 반도체 장치에서,
    상기 소오스/드레인 영역 기판 표면에 200 옹스트롬 이하 두께를 가지는 박형 코발트 실리사이드(CoSi2)막이 형성되고,
    상기 게이트 전극은 상면 및 상부 측벽이 박형 코발트 실리사이드 피복을 가지는 폴리실리콘층으로 이루어지며,
    상기 게이트 전극의 상기 피복이 형성되지 않은 측면만 커버하도록 형성된 절연스페이서를 구비하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 소오스/드레인 영역 기판 표면의 박형 코발트 실리사이드막의 두께는 50 내지 150 옹스트롬인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 박형 코발트 실리사이드막과 그 위로 형성되는 층간 절연막 사이에 실리콘 산화질화막으로 이루어진 보조막이 더 구비되는 것을 특징으로 하는 반도체 장치.
  8. 기판에 소자 분리를 실시하는 단계;
    소자 분리된 상기 기판의 활성 영역에 게이트 절연막을 형성하고, 게이트막을 적층하고, 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 드러내는 단계;
    상기 드러난 소오스/드레인 영역 위에 스퍼터링 방법으로 코발트층을 적층하고, 스퍼터링 장비내에서 인시츄(in-situ)로 150 내지 450℃로 저온 열처리하여 저온 박형 코발트 실리사이드막을 형성하는 단계;
    상기 저온 박형 코발트 실리사이드막이 형성된 기판에서 잔여 코발트층을 제거하는 단계; 및
    상기 저온 박형 코발트 실리사이드막을 700℃ 이상으로 고온 열처리하여 고온 박형 코발트 실리사이드막(CoSi2)을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  9. 제 8 항에 있어서,
    상기 게이트 전극 형성 후 절연층 적층과 전면 이방성 식각을 통해 상기 게이트 전극 측벽에 절연 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  10. 제 8 항에 있어서,
    상기 잔여 코발트층 제거는 습식 식각으로 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  11. 제 8 항에 있어서,
    상기 게이트막은 상기 게이트 절연막 위에 폴리실리콘층, 금속 실리사이드막 및 반사방지막을 차례로 적층하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  12. 삭제
  13. 제 8 항에 있어서,
    상기 게이트막은 적어도 폴리실리콘층을 적층하여 형성하며,
    상기 게이트 전극 형성 후 상기 코발트층 적층 전에 절연막 적층 및 전면 이방성 과식각을 통해 상기 게이트 전극 측벽에 스페이서를 형성하되 상기 측벽의 상부를 드러내는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 게이트막은 상기 폴리실리콘층 위에 반사방지막을 더 적층하여 형성하며,
    상기 전면 이방성 과식각을 실시하는 단계에서 상기 반사 방지막이 제거되는 것을 특징으로 하는 반도체 장치 형성 방법.
  15. 제 8 항에 있어서,
    상기 잔여 코발트층을 제거하는 단계와 상기 고온 열처리 단계 사이에 기판 전면에 실리콘 산화질화막으로 보조막으로 형성하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  16. 삭제
  17. 삭제
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