KR100460065B1 - 반도체소자의 비트라인 형성 방법 - Google Patents

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Abstract

본 발명은 콘택 저항을 감소시킬 수 있는 반도체소자의 비트 라인 형성 방법에 관해 개시한 것으로서, 반도체 기판 상에 게이트 전극 및 소오스/드레인의 불순물영역을 차례로 형성하는 단계와, 기판에 상기 불순물영역을 노출시키는 비트라인 콘택을 가진 층간절연막을 형성하는 단계와, 비트라인 콘택 바닥면에 선택적으로 불순물이 도핑되지 않은 ESD막을 형성하는 단계와, ESD막 및 층간절연막 전면에 베리어 금속막을 형성하는 단계와, 결과물에 열처리를 진행하여 상기 비트라인 콘택 바닥면에 실리사이드막을 형성하는 단계와, 실리사이드막 및 베리어 금속막 전면에 비트 라인용 텅스텐막을 형성하는 단계를 포함한다.

Description

반도체소자의 비트라인 형성 방법{method for manufacturing bit line in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 콘택 저항을 감소시킬 수 있는 비트 라인 형성 방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체 소자의 집적도가 증가함에 따라, 비트라인의 구조가 텅스텐 실리사이드/다결정 실리콘(WSix/poly)에서 W/TiN/Ti 으로 변경되고 있다.
상기 비트라인 콘택의 안정적인 저항 확보를 위하여 베리어 금속막(Ti/TiN)에 열처리 공정을 진행함으로서 비트라인 콘택의 바닥면에 텅스텐 실리사이드를 형성한다. 그러나, 베리어 금속막의 열처리 공정에서 소오스/드레인영역의 도판트(P형 또는 N형)의 손실을 발생시켜 콘택 저항을 증가시킨다. 특히, P형의 소오스/드레인영역에서 Ti 이 B 와의 높은 반응성에 의해 TiSi2/ P+실리콘 계면에서 도판트디플레이션(depletion)을 발생시켜 N형 도판트 보다 높은 콘택 저항을 유발시켜 PMOS 특성을 열화시키는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 텅스텐 실리사이드막을 형성하는 데 있어서, 콘택 저항을 감소시킬 수 있는 비트 라인 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 비트 라인 형성 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트 라인 형성 방법은, 반도체 기판 상에 게이트 전극 및 소오스/드레인의 불순물영역을 차례로 형성하는 단계와, 기판에 상기 불순물영역을 노출시키는 비트라인 콘택을 가진 층간절연막을 형성하는 단계와, 비트라인 콘택 바닥면에 선택적으로 불순물이 도핑되지 않은 ESD막을 형성하는 단계와, ESD막 및 층간절연막 전면에 베리어 금속막을 형성하는 단계와, 결과물에 열처리를 진행하여 상기 비트라인 콘택 바닥면에 실리사이드막을 형성하는 단계와, 실리사이드막 및 베리어 금속막 전면에 비트 라인용 텅스텐막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 불순물이 도핑되지 않은 ESD막 형성은 700∼1000℃의 증착 온도 및 760 Torr의 증착 압력 하에서 SiH4 및 DCS(SiH2Cl2)을 소오스 가스를 이용하여 SEG(Selective Epitaxial Grain)를 성장시키는 것이 바람직하다.
또한, 상기 베리어 금속막으로는 400℃ 이하의 공정 온도와 30mTorr 이하의 공정 압력 하에서 스퍼터링 공정을 진행하여 Ti/TiN막을 형성하는 것이바람직하다.
한편, 상기 열처리 공정은 600∼1000℃ 온도에서 진행하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 비트 라인 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 비트 라인 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(1) 상에 실리콘 산화막, 다결정 실리콘막, 텅스텐 실리사이드막, 하드마스크용 제 1실리콘 질화막을 차례로 형성한 후, 포토리쏘그라피 공정에 의해 상기 막들을 식각하여 게이트 절연막(12)을 개재시킨 게이트 전극(19)을 형성한다. 이때, 상기 게이트 전극(19)은 다결정 실리콘/텅스텐 실리사이드/ 제 1실리콘 질화막(14)(16)(18)의 3중 적층 구조를 가진다.
이어, 게이트 전극(19)을 포함한 기판 전면에 화학기상증착 공정에 의해 제 2실리콘 질화막을 형성한 후, 상기 제 2실리콘 질화막을 에치백하여 게이트 전극(19) 측면에 절연 스페이서(20)를 형성한다.
그런 다음, 절연 스페이서(20) 및 게이트 전극(19)을 마스크로 하고 기판 전면에 불순물을 도핑하여 소오스/드레인영역(22)을 형성한다. 이때, 상기 소오스/드레인영역(22)은 N형 또는 P형의 불순물에 의해 도핑되어져 있다.
이 후, 도 1b에 도시된 바와 같이, 소오스/드레인영역(22)을 포함한 기판 전면에 화학기상증착 공정에 의해 층간절연막(24)을 형성한 후, 포토리쏘그라피 공정에 의해 상기 층간절연막(24)을 식각하여 소오스/드레인영역(20)을 노출시키는 비트라인 콘택(25)을 형성한다.
이어, 도 1c에 도시된 바와 같이, 비트라인 콘택(25)의 바닥면에 선택적으로 불순물이 도핑되지 않은 ESD(Elevated Source/Drain)막(26)을 형성한다. 이때, 상기 불순물이 도핑되지 않은 ESD막(26)은 700∼1000℃ 증착 온도 및 760토르(Torr) 이하의 증착 압력에서 SiH4 및 DCS(SiH2Cl2)의 소오스 가스를 이용하여 비트라인 콘택(25)에 의해 노출된 소오스/드레인영역(20)에만 선택적으로 SEG(Selective Epitaxial Grain)를 성장시키어 형성한다.
그런 다음, 도 1d에 도시된 바와 같이, 불순물이 도핑되지 않은 ESD막(26)을 포함한 기판 전면에 베리어금속막(28)을 형성한다. 이때, 상기 베리어 금속막(28)으로는 Ti/TiN막을 들 수 있으며, 상기 Ti/TiN막(28)은 400℃ 이하의 공정 온도와 30mTorr 이하의 공정 압력 하에서 Ar 스퍼터링 공정을 진행하여 형성한다.
이 후, 베리어금속막(28)을 포함한 기판 전면에 빠른 열처리 공정을 진행한다. 상기 빠른 열처리 공정에 의해 상기 불순물이 도핑되지 않은 ESD막의 실리콘 성분과 베리어 금속막의 Ti 성분이 화학 반응하여 비트라인 콘택(25) 바닥면에 티타늄 실리사이드막(TiSi2)(30)이 형성된다. 이때, 상기 빠른 열처리 공정은 600∼1000℃ 온도에서 진행한다.
이어, 도 1e에 도시된 바와 같이, 티타늄 실리사이드막(TiSi2)(30)을 포함한 기판 전면에 화학기상증착 공정에 의해 텅스텐막(32)을 형성한 후, 도 1f에 도시된 바와 같이, 상기 층간절연막 상단이 노출되는 시점까지 베리어 금속막 및 텅스텐막을 화학적-기계적 연마 또는 에치백하여 비트 라인(33)을 형성한다.
본 발명에서는 소오스/드레인영역(P형 또는 N형 불순물영역)을 노출시키는 비트라인 콘택의 바닥면에 잔류되도록 불순물이 도핑되지 않은 ESD막을 선택적으로 형성한 후, 베리어 금속막(Ti/TiN)을 형성하고 빠른 열처리를 진행함으로써, 상기 빠른 열처리에 의해 Si 성분과 Ti 성분이 화학 반응하여 TiSi2막이 형성된다. 이때, 상기 실리사이드(TiSi2) 반응이 P형 또는 N형의 불순물이 도핑된 소오스/드레인영역에서 동일하게 진행됨에 따라, 비트라인 콘택 저항을 동일하게 유지할 수 있다. 또한, 상기 열처리 과정에서 베리어 금속막의 Ti 성분에 의해 불순물이 도핑되지 않은 ESD막을 소모시키어 실리사이드를 형성함으로써 불순물영역의 도판트 손실을 감소시킨다.
이상에서와 같이, 본 발명은 비트라인 콘택에 의해 노출된 소오스/드레인영역(P형 또는 N형 불순물영역)에 선택적으로 불순물이 도핑되지 않은 ESD막을 형성한 후, 베리어 금속막(Ti/TiN)으로 덮고 빠른 열처리를 진행함으로써, 상기 열처리에 의해 P형 또는 N형 불순물이 도핑된 소오스/드레인영역에서 동일하게 Si성분과 Ti 성분이 화학 반응하여 실리사이드(TiSi2) 반응이 진행됨에 따라, 비트라인(N형 또는 P형) 콘택 저항을 동일하게 유지할 뿐만 아니라, 실리사이드(TiSi2)막 두께를 불순물영역에서 동일하게 유지함으로서 실리사이드(TiSi2)막의 열적 안정성을 향상시킬 수 있다.
또한, 본 발명에서는 상기 열처리 과정에서 베리어 금속막의 Ti 성분에 의해 불순물이 도핑되지 않은 ESD막을 소모시키어 실리사이드를 형성함으로써 불순물영역의 도판트 손실을 감소시킨다.
한편, 본 발명에서는 불순물이 도핑되지 않은 ESD막을 사용하여 실리사이드(TiSi2)막을 형성함으로써, 실리사이드(TiSi2)막과 웰과의 거리가 커짐으로서 Ti에 의한 누설이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 반도체 기판 상에 게이트 전극 및 소오스/드레인의 불순물영역을 차례로 형성하는 단계와,
    상기 기판에 상기 불순물영역을 노출시키는 비트라인 콘택을 가진 층간절연막을 형성하는 단계와,
    700∼1000℃의 증착 온도 및 760 Torr 이하의 증착 압력 하에서, SiH4 및 DCS(SiH2Cl2)을 소오스 가스를 이용하여 상기 비트라인 콘택 바닥면에 ESG를 성장시키는 단계와,
    상기 결과물에 400℃ 이하의 공정 온도와 30mTorr 이하의 공정 압력 하에서 스퍼터링 방식으로 Ti/TiN 베리어 금속막을형성하는 단계와,
    상기 구조 전면에 열처리를 진행하여 상기 비트라인 콘택 바닥면에 실리사이드막을 형성하는 단계와,
    상기 실리사이드막 및 베리어 금속막 전면에 비트 라인용 텅스텐막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 비트 라인 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 열처리 공정은 600∼1000℃ 온도에서 진행하는 것을 특징으로 하는 반도체소자의 비트 라인 형성 방법.
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