KR20000043044A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20000043044A KR20000043044A KR1019980059347A KR19980059347A KR20000043044A KR 20000043044 A KR20000043044 A KR 20000043044A KR 1019980059347 A KR1019980059347 A KR 1019980059347A KR 19980059347 A KR19980059347 A KR 19980059347A KR 20000043044 A KR20000043044 A KR 20000043044A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- layer
- silicide
- metal layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000001465 metallisation Methods 0.000 title abstract 2
- 239000010410 layer Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 2
- 229910019001 CoSi Inorganic materials 0.000 claims description 2
- 229910016006 MoSi Inorganic materials 0.000 claims description 2
- 229910004166 TaN Inorganic materials 0.000 claims description 2
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims description 2
- 229910008322 ZrN Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 abstract description 13
- 239000010937 tungsten Substances 0.000 abstract description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 12
- -1 tungsten nitride Chemical class 0.000 abstract 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 6
- 230000002776 aggregation Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000005054 agglomeration Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
오오믹 콘택 재료로 고온에서 티타늄과 실리콘이 반응하여 티타늄실리사이드를 형성하여 사용할 때 접합 영역의 실리콘을 소모하고, 접합 영역의 도펀트를 흡수하며, 응집 현상이 발생하는 현상을 궁극적으로 억제하고자 한다.
3. 발명의 해결 방법의 요지
오오믹 콘택 재료로 티타늄실리사이드보다 고온에서 물리적 안정성이 뛰어난 새로운 재료를 사용하여 응집 현상을 억제하고, 희생 실리콘막을 콘택의 저부에 증착하여 접합부의 실리콘과 도펀트의 손실을 방지하므로써 콘택 저항의 증가를 최소로 하여 소자가 구동하는데 필요로 하는 최소의 콘택 저항을 얻을 수 있도록 한다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 오오믹 콘택 재료로 티타늄실리사이드보다 고온에서 물리적 안정성이 뛰어난 새로운 오오믹 콘택 재료를 사용하여 응집 현상을 억제하고, 희생 실리콘막을 콘택의 저부에 증착하여 접합부의 실리콘과 도펀트의 손실을 방지하므로써 콘택 저항의 증가를 최소로 하여 소자가 구동하는데 필요로 하는 최소의 콘택 저항을 얻을 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
도 1은 종래의 폴리사이드 비트라인 형성 방법을 설명하기 위한 소자의 단면도이다. 접합 영역(12)이 형성된 반도체 기판(11) 상부에 층간 절연막(13)이 형성된다. 층간 절연막(13)의 선택된 영역을 식각하여 접합 영역을 노출시키는 콘택 홀을 형성한다. 콘택 홀을 포함한 전체 구조 상부에 N형 도프트 폴리실리콘막(14)을 증착한 후 텅스텐실리사이드막(14)을 형성한다.
상기와 같은 방법으로 형성된 비트라인은 반도체 소자의 집적도가 높아지면서 비트라인의 선폭도 감소하게 되어 폴리실리콘과 텅스텐실리사이드의 반응에 의해 형성된 폴리사이드 재료로는 비트라인의 배선 저항이 높아져 소자가 요구하는 동작 속도를 얻지 못하고 있다. 또한, 비트라인 재료로 N형 도프트 폴리실리콘막을 사용하기 때문에 N+와 P+ 접합 영역에 동시에 비트라인 콘택을 형성할 수 없고 N+ 접합 영역에만 콘택을 형성할 수 있으므로 설계에 어려움이 있다.
이러한 문제를 해결하기 위하여 텅스텐을 비트라인 재료로 사용하는 공정을 개발하기 위해 수많은 연구가 진행되고 있으나, 현재까지 COB(capacitor over bitline) 구조에서 확고한 텅스텐 비트라인 공정은 개발되어 있지 않다. 현재 가장 많이 연구되고 있는 텅스텐 비트라인 형성 방법을 도 2(a) 및 도 2(b)를 이용하여 설명한다.
도 2(a)를 참조하면, 접합 영역(22)이 형성된 반도체 기판(21) 상부에 층간 절연막(23)이 형성된다. 층간 절연막(23)의 선택된 영역을 식각하여 접합 영역(22)을 노출시키는 콘택 홀을 형성한다. 콘택 홀을 포함한 전체 구조 상부에 Ti막(24)을 형성하고, 접합 영역(22)의 실리콘과 텅스텐이 고온에서 반응하는 것을 막는 장벽 금속층으로 TiN막(25)을 형성한다. 그리고, 콘택 홀이 매립되도록 전체 구조 상부에 비트라인 재료인 텅스텐막(26)을 형성한 후 RIE 식각 공정을 실시하여 비트라인을 패터닝한다.
도 2(b)를 참조하면, 비트라인을 형성한 후 캐패시터를 형성하기 위한 공정으로 800℃ 이상의 고온 열공정을 거치게 되는데, 이때 이미 형성된 비트라인 콘택이 변형된다. 열처리 공정에 의해 Ti막(24)과 접합 영역(22)의 실리콘이 반응하여 티타늄실리사이드(27)가 형성되지만, 콘택 저부를 따라 얇고 균일하게 형성되지 않고, 고온에서 표면 에너지가 낮은 원형의 형태로 응집되어 형성된다. 또한 티타늄실리사이드가 형성되는 과정에서 접합 영역에 도핑되어 있는 도펀트들이 티타늄실리사이드로 흡수되어 접합 영역의 도펀트 농도가 낮아지게 된다. 이 두가지 이유로 인하여 텅스텐 비트라인의 콘택 저항이 매우 열악해진다.
이와 같은 티타늄실리사이드의 응집 현상과 도펀트 서킹(dipant sucking) 현상은 높은 비트라인 콘택 저항을 유발하여 소자의 정상 동작을 어렵게 한다.
즉, 오오믹 콘택 재료로 고온에서 티타늄과 실리콘이 반응하여 티타늄실리사이드를 형성하여 사용할 때 접합 영역의 실리콘을 소모하고, 접합 영역의 도펀트를 흡수하며, 응집 현상이 발생하는 현상을 궁극적으로 억제하는 기술이 현재까지는 없다.
따라서, 본 발명은 오오믹 콘택 재료로 티타늄실리사이드보다 고온에서 물리적 안정성이 뛰어난 새로운 오오믹 콘택 재료를 사용하여 응집 현상을 억제하고, 희생 실리콘막을 콘택의 저부에 증착하여 접합부의 실리콘과 도펀트의 손실을 방지하므로써 콘택 저항의 증가를 최소로 하여 소자가 구동하는데 필요로 하는 최소의 콘택 저항을 얻을 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 층간 절연막의 선택된 영역을 식각하여 반도체 기판의 접합 영역을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀의 저부에 희생 실리콘막을 형성하는 단계와, 상기 희생 산화막이 형성된 콘택 홀을 포함한 전체 구조 상부에 제 1 실리사이드막 및 장벽 금속층을 형성하는 단계와, 열처리 공정을 실시하고, 이로 인해 상기 희생 실리콘막과 상기 제 1 실리사이드막이 반응되어 열적 안정성이 뛰어난 제 2 실리사이드막이 형성되고, 상기 장벽 금속층도 변형되는 단계와, 전체 구조 상부에 금속층을 증착한 후 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 폴리사이드 비트라인 형성 방법을 설명하기 위한 소자의 단면도.
도 2(a) 및 도 2(b)는 종래의 텅스텐 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 및 31 : 반도체 기판 12, 22 및 32 : 접합 영역
13, 23 및 33 : 층간 절연막 14 : 도프트 폴리실리콘막
15 및 35: 텅스텐실리사이드막 24 : Ti막
25 : TiN막 26 및 39 : 텅스텐막
27 : 티타늄실리사이드막 34 : 희생 실리콘막
36 : W2N막 37 : 실리사이드막
38 : WN막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 접합 영역(32)이 형성된 반도체 기판(31) 상부에 층간 절연막(33)이 형성된다. 층간 절연막(33)의 선택된 영역을 식각하여 접합 영역(32)을 노출시키는 콘택 홀을 형성한다. 선택적 에피 성장 방법을 이용하여 약 300Å 정도의 두께로 희생 실리콘막(34)을 콘택 저부에 성장시킨다. 오오믹 콘택 재료로 티타늄실리사이드 대신에 고온에서 물리적으로 더 안정한 텅스텐실리사이드막(35)을 PVD 방식으로 약 300Å의 두께로 증착한다. 본 예에서는 가장 바람직한 경우로 텅스텐실리사이드를 증착하였으나, 소자의 형성 조건에 따라 다양한 실리사이드 재료를 사용할 수 있다. 예를 들어, TiSi2, W5Si3, CoSi2, MoSi2, PtSi2, TaSi2, Ta5Si3등을 사용할 수 있다. 그리고 텅스텐과 실리콘의 반응을 방지하는 장벽 금속층으로 W2N막(36)을 CVD 방식으로 증착한다. 이것도 가장 바람직한 경우이나, 금속 질화막 재료는 모두 사용할 수 있다. 즉, HfN, Mo2N, TaN, ZrN, TiSiN, TaSiN, WN 등을 사용할 수 있다.
도 3(b)는 N2분위기에서 1차 열처리 공정을 실시한 상태의 단면도이다. 600∼800℃의 1차 열처리 공정의 결과로 희생 실리콘막(34)과 텅스텐실리사이드막(35)과의 반응에 의해 열적 안정성이 뛰어난 실리사이드막(37)이 형성된다. 또한 CVD 방식으로 증착된 W2N막(36)도 열처리 공정을 거치면서 확산 장벽 특성이 뛰어난 WN막(38)으로 변형된다.
도 3(c)는 전체 구조 상부에 텅스텐막(39)을 증착하고 비트라인을 패터닝한 후 캐패시터의 고온 열처리 공정을 실시하여도 안정된 금속 비트라인 콘택이 형성되는 상태를 도시한 단면도이다.
상술한 바와 같이 본 발명에 의하면 현재 대다수의 DRAM 제조사들이 채택하고 있는 COB 구조에서 최초로 텅스텐 비트라인을 형성하므로써 소자의 동작 속도 뿐만 아니라 설계의 혁신적인 간편화에 의해 차세대 제품 개발을 단출시킬 수 있으며, 칩 사이즈의 수축도(shrinkability)가 증대되어 제조 단가를 줄일 수 있다.
Claims (8)
- 층간 절연막의 선택된 영역을 식각하여 반도체 기판의 접합 영역을 노출시키는 콘택 홀을 형성하는 단계와,상기 콘택 홀의 저부에 희생 실리콘막을 형성하는 단계와,상기 희생 산화막이 형성된 콘택 홀을 포함한 전체 구조 상부에 제 1 실리사이드막 및 장벽 금속층을 형성하는 단계와,열처리 공정을 실시하고, 이로 인해 상기 희생 실리콘막과 상기 제 1 실리사이드막이 반응되어 열적 안정성이 뛰어난 제 2 실리사이드막이 형성되고, 상기 장벽 금속층도 변형되는 단계와,전체 구조 상부에 금속층을 증착한 후 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 희생 실리콘막은 선택적 에피 성장 방법에 의해 약 300Å 정도의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 제 1 실리사이드막은 WSi2, TiSi2, W5Si3, CoSi2, MoSi2, PtSi2, TaSi2, Ta5Si3중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 장벽 금속층은 금속 질화막 재료를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항에 있어서, 상기 금속 질화막 재료는 W2N, HfN, Mo2N, TaN, ZrN, TiSiN, TaSiN, WN 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 열처리 공정은 질소 분위기에서 600 내지 800℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 3 항에 있어서, 상기 제 1 실리사이드막으로 사용되는 텅스텐실리사이드막은 PVD 방법에 의해 약 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서, 상기 금속 질화막 재료로 사용되는 W2N막은 CVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059347A KR100607305B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059347A KR100607305B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000043044A true KR20000043044A (ko) | 2000-07-15 |
| KR100607305B1 KR100607305B1 (ko) | 2006-10-24 |
Family
ID=19566298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059347A KR100607305B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100607305B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020089982A (ko) * | 2001-05-25 | 2002-11-30 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자 패널의 제조방법 |
| KR100460065B1 (ko) * | 2002-07-12 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성 방법 |
| KR100670744B1 (ko) * | 2000-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 실리사이드막 형성 방법 |
| KR100807521B1 (ko) * | 2006-08-23 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320329A (ja) * | 1991-04-19 | 1992-11-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05243228A (ja) * | 1992-02-28 | 1993-09-21 | Sony Corp | 配線構造 |
| JP3280803B2 (ja) * | 1994-08-18 | 2002-05-13 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US5700716A (en) * | 1996-02-23 | 1997-12-23 | Micron Technology, Inc. | Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers |
-
1998
- 1998-12-28 KR KR1019980059347A patent/KR100607305B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670744B1 (ko) * | 2000-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 실리사이드막 형성 방법 |
| KR20020089982A (ko) * | 2001-05-25 | 2002-11-30 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자 패널의 제조방법 |
| KR100460065B1 (ko) * | 2002-07-12 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성 방법 |
| KR100807521B1 (ko) * | 2006-08-23 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100607305B1 (ko) | 2006-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6797979B2 (en) | Metal structure for a phase-change memory device | |
| US6060387A (en) | Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions | |
| US6461951B1 (en) | Method of forming a sidewall spacer to prevent gouging of device junctions during interlayer dielectric etching including silicide growth over gate spacers | |
| US6156644A (en) | Method for forming interconnects for semiconductor devices using reaction control layers, and interconnects formed thereby | |
| US6514841B2 (en) | Method for manufacturing gate structure for use in semiconductor device | |
| US6329277B1 (en) | Method of forming cobalt silicide | |
| JPH11150237A (ja) | 半導体装置の製造方法及び半導体チップ | |
| KR100607305B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20010014828A (ko) | 반도체 장치의 제조 방법 | |
| US20090200672A1 (en) | Method for manufacturing semiconductor device | |
| US6054387A (en) | Method for forming a silicide region | |
| JPH10116798A (ja) | チタンシリサイド膜形成方法 | |
| KR20020016312A (ko) | 텅스텐 게이트 형성방법 | |
| US20020008294A1 (en) | Semiconductor device and method for manufacturing same | |
| KR100358175B1 (ko) | 반도체소자의텅스텐비트라인제조방법 | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| EP0836223A2 (en) | Method of forming a silicide layer | |
| KR20020001381A (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR19980057024A (ko) | 반도체 장치의 금속배선 형성 방법 | |
| KR100521052B1 (ko) | 반도체 소자의 텅스텐 비트라인 형성 방법 | |
| US7078342B1 (en) | Method of forming a gate stack | |
| US6613673B2 (en) | Technique for elimination of pitting on silicon substrate during gate stack etch | |
| KR20000043055A (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100265348B1 (ko) | 폴리사이드 게이트를 갖는 모스펫 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |