KR19980057024A - 반도체 장치의 금속배선 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치의 금속배선 방법.

2. 발명이 해결하고자 하는 기술적 과제

층덮힘과 콘택저항을 동시에 만족할 만할 수준으로 개선할 수 있는 반도체 장치의 금속배선 방법을 제공하고자 함.

3. 발명의 해결 방법의 요지

층덮힘 우수한 LPCVD 폴리실리콘막을 Ti 증착전에 약 수백 Å 증착한 후 Ti와 폴리 실리콘을 RTP처리하여 TiSi_X를 형성해, 이를 텅스텐의 접합층(glue layer)로 이용한다.

4. 발명의 중요한 용도

DRAM, SRAM 및 ASIC 소자 제조 공정의 금속화 공정

Description

반도체 장치의 금속배선 형성 방법

본 발명은 반도체 장치의 금속배선 형성 방법에 관한 것으로, 특히, 낮은 압력하의 화학기상증착법(LPCVD)으로 증착되는 폴리실리콘의 우수한 층덮힘을 이용하여 콘택 플러그(Contact plug)의 접합층(glue layer) 및 배리어층(barrier layer)을 형성하는 금속배선 방법에 관한 것이다.

종래에는 콘택홀을 형성한 다음, 플러그 금속인 텅스텐(W)을 화학기상증착(CVD)으로 형성하기 이전에, 접합층 또는 배리어층으로 Ti/TiN막을 사용하고 있다.

이때, Ti/TiN막은 스퍼터(sputter) 방법에 의해 증착되는데, 스퍼터 방법으로 증착된 Ti/TiN막은 깊이가 깊고 폭이 좁은 고단차 콘택홀에서 층덮힘 불량으로 볼카노(Volcano) 현상이나 접합누설전류(Junction leakage. Current) 등의 문제를 유발하였다. 볼카노 현상은 텅스텐을 화학기상증착할 때 발생되는 문제점으로, TiN 하부층의 Ti와 텅스텐 증착 소오스 가스인 WF₆의 F와 결합하여 발생되는 현상이고, 접합누설전류는 W 증착시 WF₆의 F이 Ti/TiN층을 통과해 기판 기저부로 침투하는 현상 때문에 발생된다.

따라서, 종래에는 이를 개선하기 위해 Ti와 TiN을 CVD 증착하는 방법이 개발되었지만 CVD-TiN의 경우 저항 증가가 문제가 되었고 CVD Ti의 경우는 아직 여러 선결 문제가 잔존한다.

본 발명은 층덮힘과 콘택저항을 동시에 만족할 만할 수준으로 개선할 수 있는 반도체 장치의 금속배선 방법을 제공함을 그 목적으로 한다.

도 1a 내지 도 1f는 본 발명의 일실시예에 따른 금속배선 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 소자분리막

3 : 실사이드막 4 : 도전배선

5, 6, 7 : 층간산화막 8 : 폴리실리콘막

9 : Ti막 10 : 티타늄실사이드막

11 : TiN막 12 : 텅스텐 플러그

13 : 알루미늄 배선

본 발명의 금속배선 방법은 콘택홀이 형성된 웨이퍼 전체구조 상부 표면을 따라 소정두께로 화학기상증착에 의한 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 티타늄막을 형성하는 단계, 급속 열처리하여 상기 폴리실리콘막과 티타늄막을 반응시켜 티타늄실리사이드막을 형성하는 단계 및 배선용 금속막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

도 1a 내지 도 1f는 본 발명의 일실시예에 따른 금속배선 공정도로서, 이하에서 이를 참조하여 본 발명을 상세히 설명한다.

먼저, 도 1a는 실리콘기판(1)에 소자분리막(2)을 형성한 후 도전배선(4)을 형성하고, 실리콘기판과 도전배선 표면에 실리사이드막(3)를 형성한 상태로서, 통상적인 실리사이드(Salicide) 공정을 나타낸다.

이어서, 도 1b와 같이 층간절연막을 형성하고, 도전배선(4) 및 실리콘기판(1)의 일부가 노출되도록 콘택홀을 형성하는데, 층간절연막은 산화막(5)/SOG막(6)/산화막(7)을 차례로 적층하여 형성한다.

이어서, 도 1c와 같이 전체구조 표면 상에 폴리실리콘막(8)을 LPCVD 방법으로 형성하고, 그 상부에 Ti막(9)을 스퍼터 증착한다. 이때 LPCVD 폴리실리콘막의 두께는 100∼600Å 정도로서, 증착온도 550∼700℃와 압력 1∼200 Torr 정도에서 SiH₄기체를 이용해 증착하고, Ti막(9)은 100∼300Å 정도 증착한다. Ti막은 CVD 방법으로 증착할 수도 있다.

계속해서, 도 1d와 같이 급속열처리(RTP : Rapid Thermal process)하여 폴리실리콘과 Ti를 반응시켜 티타늄실리사이드막(TiSi_X, 10)으로 형성하고, 그 상부에 TiN막(11)를 얇게 300Å 미만을 증착하는데, 여기서 TiN막은 증착할 수도 있고 증착하지 않아도 된다. 그리고 RTP 온도는 650∼800℃ 온도에서, N2 분위기에서 처리한다.

이어서, 도 1e와 같이 콘택홀 내부에 텅스텐 플러그(12)를 형성하고, 도 1f와 같이 전면에 알루미늄 배선(13)을 형성하여 금속배선 공정을 완료한다.

이상에서 설명한 바와같이 본 발명은 티타늄실리사이드막을 금속배선의 접합층 또는 배리어층으로 사용하는 것으로, 상기 실시예에 한정되지 않고 본 발명의 기술적 사상을 벗어나지 않은 범위에서 여러 가지 변형 및 치환이 가능하다.

본 발명은 층덮힘이 우수한 LPCVD 폴리실리콘을 콘택 플러그 공정에 도입함으로써 층덮힘이 불량한 스퍼터 Ti/TiN막의 배리어 특성을 강화할 수 있으며, 폴리실리콘과 티타늄을 RTP 처리함으로써 TiSi_X을 형성해 콘택 저항을 감소시킨다. 이는 기존의 Ti와 n+ 및 p+ 접합간의 콘택 저항보다 10%이상의 저항 감소를 기대할 수 있고 특히 p+ 콘택의 경우는 20% 이상의 콘택 저항 감소가 있다.

Claims (5)

1. 금속 콘택홀이 형성된 웨이퍼 전체구조 상부 표면을 따라 소정두께로 화학기상증착에 의한 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 티타늄막을 형성하는 단계, 급속 열처리하여 상기 폴리실리콘막과 티타늄막을 반응시켜 티타늄실리사이드막을 형성하는 단계 및 배선용 금속막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
2. 제1항에 있어서, 상기 티타늄실리사이드막과 상기 배선용 금속막 사이에 티타늄질화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
3. 제1항에 있어서, 상기 티타늄실리사이드막이 형성된 상기 콘택홀 내부를 매립하는 플러그용 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
4. 제1항 또는 제3항에 있어서, 상기 폴리실리콘막의 두께를 100∼600Å로 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
5. 제4항에 있어서, 상기 티타늄막의 두께를 100∼300Å로 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.