KR940008374B1 - 반도체 소자의 금속배선 방법 - Google Patents

반도체 소자의 금속배선 방법 Download PDF

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문정환
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Abstract

내용 없음.

Description

반도체 소자의 금속배선 방법
제1도는 종래의 반도체 소자 금속배선 방법을 도시한 도면.
제2도는 본 발명의 금속 배선 방법을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 산화막 2 : 정선
3 : 금속절연막 4 : 베리어 메탈
5 : 텅스텐 6 : Ti층
7 : TiN 박막 8 : TiSi2층
9 : 텅스텐 실리사이드(WSi)
본 발명은 반도체 소자의 금속배선 방법에 관한 것으로, 특히 콘택 홀(Contact Hall) 및 비아 홀(Via Hall)의 매립(Filling)에 적당하도록 한 반도체 소자의 금속배선 방법에 관한 것이다.
종래의 콘택 및 비아 홀 매립 기술은 제1도에 도시된 바와같이, 먼저 산화막(1) 및 정선(Junction)(2)상에 금속 절연막(3)을 증착하고 소정의 부분에 콘택 및 비아 홀을 형성한다. (제1도의 (a))
그후 전면에 금속 배선의 접착도를 향상시키고 확산되는 것을 억제하기 위하여 베리어 메탈(4)로서 TiN, TiW 또는 W을 스퍼터링 하여 박막을 형성한다.(제1도의 b)
계속해서 CVD 방식으로 텅스텐(5)박막을 형성시킨 후(제1도의 (c)), 텅스텐(5) 및 베리어 메탈(4)(TiN, TiW 또는 W)층을 에치 백하여 텅스텐 플러그(Flug)를 형성한다. (제1도의 (d))
이러한 종래 기술에서는 반도체 소자의 집적도가 높아짐에 따라 콘택 홀의 형상비(Aspect Ratio)가 커지게 되어 베리어 메탈(TiN, TiW, W)을 스퍼터링 방법에 의해 증착할 경우 스텝 커버리지(Step Coverage)가 악화되는 문제가 있었다.
콘택 및 비아 홀의 바닥 부분의 과잉 Ti이 WF6가스와 반응하여, TiF3, TiF4등을 형성하여 침식되므로 정선 리키지(Junction Leakage)가 증가하거나 정선이 불량하게 되고, 그 결과로 접착도를 약화하게 되어 소자의 신뢰도 및 특성을 불량하게 한다.
또한 TI 위에 W를 증착하게 되므로서 W의 생성핵(Nuclear Site)을 형성하기 어려워서 접착도를 악화시킨다.
이외의 종래기술로서 일본특개소의 63-160328호의 기술이 있으며, 기판위에 절연막(3)을 증착하고 콘택홀을 형성한 후, 제1티타늄층을 형성하고 질소분위기에서 RTP처리하여 질화티타늄층과 TiSi층을 형성하고 다시 제2티타늄층을 형성하고 질소분위기에서 RTP 열처리하여 제2질화티타늄층을 형성하는 기술이다.
또한 일본특개평의 2-181919호의 공지기술은 기판위에 절연막을 증착하고 콘택 홀을 형성하고, 티타늄층을 스퍼터링방법으로 형성하고 티타늄층 위에 질소분위기 속에서 스퍼터링방법으로 질화티타늄을 형성하는 기술이다.
위와 같은 기술은 베리어 메탈로서 TiSi/TiN와 TiN을 각각 사용함으로서 TiN 위에 W을 증착하므로 TiN 위에서는 W생성핵의 형성이 어려워서 증착속도가 느리다는 문제가 있다.
또한 CVD 방법으로 텅스텐플러그를 형성하므로 TiN으로 베리어 메탈을 할 경우 텅스텐의 공급개소로 사용하는 WF6의 F가 과잉 Ti과 반응하여 형성한 TiF3, TiF4등의 물질이 배선의 결함으로 작용하는 문제가 있다.
본 발명은 이와같은 문제점을 해결하기 위해서 안출된 것으로서, 베리어 메탈로서 TiSi/TiN/WSi을 사용하여 텅스텐플러그의 접착도 및 증착속도를 증가시키고 금속배선에서의 결합을 방지하는 반도체 소자의 금속배선 방법을 제공하는 것이 목적이다.
본 발명은 텅스텐플러그의 형성을 위하여 텅스텐과 접착도 및 증착속도, 그리고 결정구조가 유사한 물질을 베리어 메탈(Barrier Netal)로서 사용한다.
본 발명의 방법을 첨부된 제2도를 참고하여 상술하면 다음과 같다.
먼저 제2도의 (a)와 같이 산화막(1) 및 정선(Junction)(2)상에 금속 절연막(3)을 증착하고 소정의 부분에 콘택 홀 및 비아 홀을 형성한다.
그후 전면에 베리어 메탈의 일부로서 Ti층(6)을 300∼800Å 두께로 스퍼터링 하여 형성한다. (제2도의 (b))
다음 공정으로 300∼800℃의 온도로 Ar분위기에서 실리사이데이션(Silicidation) 열처리를 한 후, NH3분위기에서 나이트라이데이션(Nitridation) 열처리를 연속적으로 실시하여 홀의 하부이 Ti층(6)은 실리사이데이션 TiSi2층(8)을 형성하고 Ti층(6)의 나머지 부분은 나이트라이데이션하여 TiN 박막(7)을 형성한다. (제2도의 (c))
계속해서 TiSi2층(8) 및 TiN박막(7)층 위에 CVD방식으로 텅스텐 실리사이드(WSix)(9)층을 형성한다. (제2도의 (d))
턴스텐 실리사이드층을 증착하는 이유는 턴스텐 실리사이드층 위에서는 텅스텐의 생성핵(Nuclear Site)의 생성을 용이하게 하고 텅스텐과 결정구조가 유사한 층을 형성시켜서 텅스텐 증착시에 접착도(Adhesion)를 개선하기 위해서이다.
이어서 CVD방식으로 텅스텐(W)(5)층을 증착한다. (제2도의 (e))
이와같이 베리어 메탈로서 TiSi2층/TiN/WSi층을 형성하므로서 이후의 공정에서 텅스텐 증착시에 텅스텐의 접착 및 증착속도를 개선시킨다.
마지막으로 비아 홀 상부의 텅스텐(5), 텅스텐 실리사이드(WSiz) 및 TiN 층을 에치백하여 텅스텐 플러그를 형성한다. (제2도의 (f))
이와같이 본 발명에 따라 CVD 방법을 이용한 WSi, W층을 사용하여 접착성의 문제가 개선되므로 접착층 표면의 스텝커버리지(Step Coverage)가 향상하고 홀 바닥에서의 확산을 효과적으로 억제하고 접착도를 향상시키게 된다.
또한 텅스텐 실리사이드를 증착하기 전에 베리어 메탈로 Ti박막을 형성하고 열처리에 의해 콘택 저항을 안정화시켜 반도체 소자의 신뢰도 및 특성을 향상시키게 된다.

Claims (3)

  1. 반도체 소자의 금속배선 방법에 있어서, 산화막 및 정선(Junction)상에 금속 절연막을 증착하고 소정의 부분에 콘택 홀 및 비아 홀을 형성하는 단계(a)와, 전면에 베리어 메탈을 형성하는 단계(b)와, 전면을 소정의 가스 분위기에서 열처리하는 단계(c)와, CVD방식으로 텅스텐 실리사이드(WSix)층을 형성하는 단계(d)와, CVD방식으로 텅스텐층을 증착하는 단계(e)와, 상기 텅스텐, 텅스텐 실리사이드 및 베리어 메탈층을 에치 백하여 텅스텐 플러그를 형성하는 단계(f)를 구비하는 반도체 소자의 금속배선 방법.
  2. 제1항에 있어서, 단계(b)의 베리어 메탈은 Ti를 300∼800Å 두께로 스퍼터링하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 방법.
  3. 제1항에 있어서, 단계(c)는 먼저 Ar분위기로 실리사이데이션(Silicidation)열처리를 하고, 계속해서 NH3분위기에서 나이트라이데션(Nitridation)열처리를 연속적으로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 방법.
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