KR100359156B1 - 반도체 소자의 비트라인 형성 방법 - Google Patents

Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 공지의 기술로 비트라인 콘택홀을 매립하는 콘택플러그를 형성하되, 선택적 성장 실리콘층으로 형성하고 전체표면상부에 실리콘층을 소정두께 형성한 다음, 비트라인 콘택마스크를 이용하여 상기 콘택플러그에 텅스텐을 이온주입 함으로써 실리사이드화시켜 텅스텐 실리사이드를 형성하고 전체표면상부에 비트라인용 텅스텐 실리사이드를 소정두께 형성한 다음, 비트라인 마스크를 이용한 식각공정으로 상기 텅스텐 실리사이드와 실리콘층을 식각하여 비트라인을 형성함으로써 콘택 저항, 면저항이 줄어들고 단선불량의 단점이 해결되며 후속 열공정에도 안정하여 접합과 비트라인 도전배선 사이에 장벽금속이 필요 없어 반도체소자 특성의 안정화 및 향상을 가져오고 반도체소자의 수율을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Description

반도체 소자의 비트라인 형성방법

본 발명은 반도체소자의 비트라인 ( bit line ) 형성방법에 관한 것으로, 특히 텅스텐 실리사이드를 이용하여 비트라인을 형성함으로써 고집적화에 의한 높은 에스펙트비 ( aspect ratio ) 에도 불구하고 단선불량이나 콘택저항 등의 단점을 개선할 수 있는 기술에 관한 것이다.

종래에 비트라인으로 사용되는 텅스텐 폴리사이드 도전 배선의 경우 하부층인 도프된 다결정실리콘막의 저항이 커서 소자가 고집적화 됨에 따라 콘택저항 및 면저항이 높은 관계로 소자의 동작속도의 딜레이 ( speed delay ) 가 커지는 단점이 있다.

또한, 상기 텅스텐 폴리사이드의 텅스텐 실리사이드는 화학기상증착 (Chemical Vapor Deposition, 이하에서 CVD라 함 ) 방법으로 형성되는데 단차피복 비가 나빠 고집적 소자의 높은 에프펙트비를 따라 가지 못하기 때문에 단선 불량등의 단점이 있다.

그리고, 상기 텅스텐 실리사이드는 실리콘 상부에서는 안정하지만 산화막 상부에서는 열공정에 의한 필링 ( peeling ) 현상이 발생되어 반드시 실리콘을 하부층으로 사용하여야 하는 단점이 있다.

이상의 단점들로 인하여, 종래기술은 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 선택적 성장 실리콘층으로 콘택홀을 매립하고 고융점금속을 이온주입하여 실리사이드로 콘택플러그를 형성한 다음, CVD 방법으로 텅스텐 실리사이드를 전면 증착하고 비트라인 마스크를 이용한 패터닝 공정으로 비트라인을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법의 제1특징은,

반도체기판의 불순물 접합영역을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

상기 비트라인 콘택홀을 매립하는 콘택플러그를 선택적 성장 실리콘층으로 형성하는 공정과,

전체표면상부에 실리콘층을 소정두께 형성하는 공정과,

비트라인 콘택마스크를 이용하여 상기 콘택플러그와 그 상부의 실리콘층에 고융점금속을 이온주입 함으로써 실리사이드화시켜 실리사이드를 형성하는 공정과,

전체표면상부에 비트라인용 텅스텐 실리사이드를 형성하는 공정과,

비트라인 마스크를 이용한 사진식각공정으로 상기 텅스텐 실리사이드와 실리콘층을 식각하여 비트라인을 형성하는 공정을 포함하는 것이다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법의 제2특징은,

반도체기판의 불순물 접합영역을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

상기 비트라인 콘택홀을 매립하는 콘택플러그를 고융점금속으로 형성하는 공정과,

전체표면상부에 실리콘층을 소정두께 형성하는 공정과,

비트라인 콘택마스크를 이용하여 상기 콘택플러그와 그 상부의 실리콘층에 실리콘을 이온주입 함으로써 실리사이드화시켜 실리사이드를 형성하는 공정과,

전체표면상부에 비트라인용 텅스텐 실리사이드를 형성하는 공정과,

비트라인 마스크를 이용한 사진식각공정으로 상기 텅스텐 실리사이드와 실리콘층을 식각하여 비트라인을 형성하는 공정을 포함하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1A도 내지 제1C도는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.

제1A도를 참조하며, 반도체기판(11) 상부에 소자분리절연막(13) 및 불순물 접합영역(15)을 순차적으로 형성한다.

이때, 상기 불순물 접합영역(15)은 상기 반도체기판(11)의 활성영역에 게이트 전극을 형성하고 이를 이용한 이온주입공정으로 형성한 것이다.

그 다음, 전체표면상부를 평탄화시키는 하부절연층(17)을 형성한다.

그리고, 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 불순물 접합영역(15)을 노출시키는 콘택홀을 형성한다.

그리고, 상기 불순물 접합영역(15)을 선택적 성장시켜 상기 콘택홀을 매립하는 선택적 성장 다결정실리콘막을 형성하고 이를 전면식각하여 상기 콘택홀만을 매립하는 콘택플러그(19)를 형성한다.

그 다음에, 전체표면상부에 다결정실리콘막(21)을 소정두께 형성한다.

이때, 상기 다결정실리콘막(21)은 후속공정으로 형성되는 텅스텐 실리사이드의 필링현상을 방지하기 위하여 형성된 것이다. 여기서, 상기 다결정실리콘막(21)은 도프되거나 도프안된 다결정실리콘으로 30 내지 3000Å 두께만큼 형성된 것이다.

제1B도를 참조하며, 상기 다결정실리콘막(21) 상부에 감광막패턴(23)을 형성한다.

이때, 상기 감광막패턴(23)은 비트라인 콘택마스크(도시안됨)를 이용한 사진 식각공정으로 형성된 것이다.

그 다음에, 상기 감광막패턴(23)을 마스크로 하여 상기 다결정실리콘막(21)과 콘택플러그(19)에 텅스텐을 이온주입 함으로써 상기 다결정실리콘막(21)과 콘택플러그(19)을 실리사이드화시켜 텅스텐 실리사이드(25)를 형성한다. 여기서, 상기 다결정 실리콘막(21)과 콘택플러그(19)에 주입되는 텅스텐은 Ti, Mo, Co, Ni 또는 Pd 등과 같이 실리사이드화가 가능한 원소로 대신할 수도 있다.

이때, 상기 실리사이드화 공정은 실리콘층에 고융점금속, 즉 실리사이드화가 가능한 원소를 주입하거나, 고융점금속과 실리콘층을 적층하고 열처리하여 확산시킴으로써 실시하는 것이다.

제1C를 참조하면, 상기 감광막패턴(23)을 제거한다. 그리고, 전체표면상부에 CVD 텅스텐 실리사이드(27)를 소정두께 형성한다. 이때, 상기 CVD 텅스텐 실리사이드(27)는 비트라인 도전층으로 사용된 것이다.

여기서, 상기 CVD 텅스텐 실리사이드(27)는 CVD 방법을 이용하여 텅스텐 실리사이드층을 형성한 것이다. 이때, 상기 CVD 텅스텐 실리사이드(27)는 실리콘층을 증착하고 여기에 텅스텐을 주입하거나 확산시켜 형성한 것이다.

그 다음에, 비트라인 마스크(도시안됨)를 이용한 식각공정으로 상기 CVD 텅스텐 실리사이드(27)와 다결정실리콘막(21)을 순차적으로 식각함으로써 비트라인을형성한다.

한편, 본 발명의 실시예에 따른 비트라인 형성방법은 콘택플러그를 텅스텐으로 형성하고 전체표면상부에 다결정실리콘막을 소정두께 형성한 다음, 비트라인 마스크를 이용하여 상기 다결정실리콘막을 식각하고 상기 콘택플러그에 실리콘을 이온주입하여 텅스텐 실리사이드를 형성한 다음, 전체표면상부에 비트라인용 CVD 텅스텐 실리사이드를 소정두께 형성하고 비트라인마스크를 이용한 식각공정으로 상기 텅스텐 실리사이드와 다결정실리콘막을 순차적으로 식각하여 비트라인을 형성하는 것과 같이 변경할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 텅스텐 폴리사이드 비트라인 도전 배선 대신 텅스텐 폴리사이드만을 도선 재료로 사용하여, 콘택 저항, 면저항이 줄어들고 도전 배선의 단선 불량의 문제점이 해결되며 후속 열공정에도 안정하여 접합과 비트라인 도전배선 사이에 장벽금속이 필요없어 반도체소자 특성의 안정화 및 향상시키며 반도체소자의 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

제 1A 도 내지 제 1C 도는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.

〈 도면의 주요부분에 대한 부호의 명칭 〉

11 : 반도체기판 13 : 소자분리절연막

15 : 불순물 접합영역 17 : 하부절연층

19 : 콘택플러그 21 : 다결정실리콘막

23 : 감광막패턴 25 : 텅스텐 실리사이드

27 : CVD 텅스텐 실리사이드

Claims (12)

1. 반도체기판의 불순물 접합영역을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

   상기 비트라인 콘택홀을 매립하는 콘택플러그를 선택적 성장 실리콘층으로 형성하는 공정과,

   전체표면상부에 실리콘층을 소정두께 형성하는 공정과,

   비트라인 콘택마스크를 이용하여 상기 콘택플러그와 그 상부의 실리콘층에 고융점금속을 이온주입 함으로써 실리사이드화시켜 실리사이드를 형성하는 공정과,

   전체표면상부에 비트라인용 텅스텐 실리사이드를 형성하는 공정과,

   비트라인 마스크를 이용한 사진식각공정으로 상기 텅스텐 실리사이드와 실리콘층을 식각하여 비트라인을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
2. 제 1 항에 있어서,

   상기 선택적 성장 실리콘층은 선택적 성장 다결정실리콘층인 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
3. 제 1 항에 있어서,

   상기 실리콘층은 도프된 다결정실리콘층인 것을 특징으로하는 반도체소자의비트라인 형성방법.
4. 제 1 항에 있어서,

   상기 실리콘층은 도프안된 다결정실리콘층인 것을 특징으로하는 반도체소자의 비트라인 형성방법.
5. 제 1항에 있어서,

   상기 실리콘층은 30 내지 3000Å 두께로 형성되는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
6. 제 1 항에 있어서,

   상기 고융점금속은 W, Ti, Mo, Co, Ni 및 Pd 등으로 이루어지는 군에서 선택된 임의의 한가지를 사용하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
7. 제 1 항에 있어서,

   상기 비트라인용 텅스텐 실리사이드는 CVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
8. 반도체기판의 불순물 접합영역을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

   상기 비트라인 콘택홀을 매립하는 콘택플러그를 고융점금속으로 형성하는 공정과,

   전체표면상부에 실리콘층을 소정두께 형성하는 공정과,

   비트라인 콘택마스크를 이용하여 상기 콘택플러그와 그 상부의 실리콘층에 실리콘을 이온주입 함으로써 실리사이드화시켜 실리사이드를 형성하는 공정과,

   전체표면상부에 비트라인용 텅스텐 실리사이드를 형성하는 공정과,

   비트라인 마스크를 이용한 사진식각공정으로 상기 텅스텐 실리사이드와 실리콘층을 식각하여 비트라인을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
9. 제 8항에 있어서,

   상기 실리콘층은 도프되거나 도프안된 다결정실리콘막으로 형성되는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
10. 제 8항에 있어서,

    상기 실리콘층은 30 내지 3000 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
11. 제 8항에 있어서,

    상기 고융점금속은 W, Ti, Mo, Co, Ni 및 Pd로 이루어지는 군에서 선택된 임의의 한가지가 사용되는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
12. 제 8항에 있어서,

    상기 비트라인용 텅스텐 실리사이드는 CVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 비트라인 형성방법.