JP2789323B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に、食刻率の異なる複数の絶縁層からなる
Ｔ字形パターンを用いてビットラインとストレージノー
ドコンタクトとの間のアラインメントマージンを確保す
ることのできる半導体素子の製造方法に関する。
法に関し、特に、食刻率の異なる複数の絶縁層からなる
Ｔ字形パターンを用いてビットラインとストレージノー
ドコンタクトとの間のアラインメントマージンを確保す
ることのできる半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子の製造装置と製造
技術、設計技術、メモリセル構造の発達を通じてＤＲＡ
Ｍの集積化を達成してきた。しかし、このような高集積
度のメモリ素子を製造するに当たって、半導体製造装備
と半導体素子自体に物理的に与えられた限界によって多
くの問題点も存在した。
技術、設計技術、メモリセル構造の発達を通じてＤＲＡ
Ｍの集積化を達成してきた。しかし、このような高集積
度のメモリ素子を製造するに当たって、半導体製造装備
と半導体素子自体に物理的に与えられた限界によって多
くの問題点も存在した。
【０００３】例えば、高集積度のメモリ素子を製造する
ためにはストレージキャパシタの面積減少が必要であ
る。これと共に各種電子回路の内必須の回路素子である
金属酸化物半導体（以下、「ＭＯＳ」という）素子の面
積減少も必要である。ＶＬＳＩ級半導体素子で、シリコ
ン基板に形成されるＭＯＳは有効チャンネルの長さが
０．５μｍ以下の範囲内で形成され、コンタクトホール
の大きさも０．２５μｍ以下で形成されるため（即ち、
集積度の増加）、コンタクトホール及び素子内部の導電
体の間の距離が近くなる。このような集積度の増加は隣
接するコンタクトホール及び導電体が互いに短絡される
問題を発生している。
ためにはストレージキャパシタの面積減少が必要であ
る。これと共に各種電子回路の内必須の回路素子である
金属酸化物半導体（以下、「ＭＯＳ」という）素子の面
積減少も必要である。ＶＬＳＩ級半導体素子で、シリコ
ン基板に形成されるＭＯＳは有効チャンネルの長さが
０．５μｍ以下の範囲内で形成され、コンタクトホール
の大きさも０．２５μｍ以下で形成されるため（即ち、
集積度の増加）、コンタクトホール及び素子内部の導電
体の間の距離が近くなる。このような集積度の増加は隣
接するコンタクトホール及び導電体が互いに短絡される
問題を発生している。
【０００４】
【発明が解決しようとする課題】特に、２５６Ｍｅｇａ
ＤＲＡＭ以上の超高集積度を有する半導体素子におい
てはワードライン（ｗｏｒｄ ｌｉｎｅ）とワードライ
ン、ビットラインとビットラインとの間の幅が最小線幅
に狭くなるため、これら導電体の間の絶縁を維持しなが
らシリコン基板上にアラインメントマージンを確保する
ことのできるコンタクトホールを形成し得る技術が必要
になった。従来の微細な半導体素子のアラインメントマ
ージンを確保するためのビットラインコンタクト及びス
トレージノードコンタクトの形成工程を添付図面により
詳細に説明すれば次の通りである。
ＤＲＡＭ以上の超高集積度を有する半導体素子におい
てはワードライン（ｗｏｒｄ ｌｉｎｅ）とワードライ
ン、ビットラインとビットラインとの間の幅が最小線幅
に狭くなるため、これら導電体の間の絶縁を維持しなが
らシリコン基板上にアラインメントマージンを確保する
ことのできるコンタクトホールを形成し得る技術が必要
になった。従来の微細な半導体素子のアラインメントマ
ージンを確保するためのビットラインコンタクト及びス
トレージノードコンタクトの形成工程を添付図面により
詳細に説明すれば次の通りである。
【０００５】図１は一般的なＤＲＡＭの平面図であり、
多数の平行なワードライン（ＷＬ）と上記ワードライン
に垂直で、互いに平行な多数のビットライン（ＢＬ）が
示されている。ビットラインコンタクトとストレージノ
ードコンタクトはワードラインとビットラインとが交差
する部分に位置し、隣接なソース又はドレーン領域と各
々電気的に連結される。ビットラインコンタクトを「Ｂ
Ｔ」、ストレージノードコンタクトを「ＳＴ」と図面上
に示した。又、ゲート電極に使われるワードライン（Ｗ
Ｌ）とワードライン（ＷＬ）との間の距離はＡ、ビット
ライン（ＢＬ）の幅はＢ、ビットラインとビットライン
との間の間隔はＣで示した。
多数の平行なワードライン（ＷＬ）と上記ワードライン
に垂直で、互いに平行な多数のビットライン（ＢＬ）が
示されている。ビットラインコンタクトとストレージノ
ードコンタクトはワードラインとビットラインとが交差
する部分に位置し、隣接なソース又はドレーン領域と各
々電気的に連結される。ビットラインコンタクトを「Ｂ
Ｔ」、ストレージノードコンタクトを「ＳＴ」と図面上
に示した。又、ゲート電極に使われるワードライン（Ｗ
Ｌ）とワードライン（ＷＬ）との間の距離はＡ、ビット
ライン（ＢＬ）の幅はＢ、ビットラインとビットライン
との間の間隔はＣで示した。
【０００６】図２の（Ａ）〜（Ｇ）は、従来のＤＲＡＭ
構造の製造工程を示し、図１のＸ−Ｘ′線に沿って切断
した断面図である。図２を参照して従来のＤＲＡＭセル
の製造方法を説明する。先ず、図２の（Ａ）に示すよう
に、シリコン基板１の上に大略３５０Å厚さのゲート酸
化膜を熱的に成長させる。一般的にシリコン基板は比較
的に大きいウエーハとして、その各々のチップには数多
くのＰ−チャンネルトランジスタとキャパシタとがＶＬ
ＳＩ級に集積され、集積されたその各々のチップは上記
素子の製造後に切断され分離される。
構造の製造工程を示し、図１のＸ−Ｘ′線に沿って切断
した断面図である。図２を参照して従来のＤＲＡＭセル
の製造方法を説明する。先ず、図２の（Ａ）に示すよう
に、シリコン基板１の上に大略３５０Å厚さのゲート酸
化膜を熱的に成長させる。一般的にシリコン基板は比較
的に大きいウエーハとして、その各々のチップには数多
くのＰ−チャンネルトランジスタとキャパシタとがＶＬ
ＳＩ級に集積され、集積されたその各々のチップは上記
素子の製造後に切断され分離される。
【０００７】シリコン基板１の上に形成させた酸化膜は
ＳｉＯ2 であり、このＳｉＯ2 の上には低圧化学気相蒸
着法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ；ＬＰＣＶＤ）により４５００Å厚さの
多結晶シリコンがゲート電極の形成のために堆積され
る。堆積された多結晶シリコン層及び酸化膜層の所定部
分をフォトリソグラフィ工程と食刻工程とを用いて選択
的に除去されて図２の（Ａ）の２と１７の符号で示すゲ
ートパターンが得られる。ゲートパターンの形成後、Ｐ
形（Ｂ）又はＮ形（Ｐ，Ａｓ）の不純物を基板の露出部
分に注入してソースとドレーンのｐ，ｎ拡散領域を形成
する。注入された不純物はアニール処理により熱的に拡
散される。上記工程によって図２の（Ａ）のようなＭＯ
Ｓトランジスタ構造が形成される。
ＳｉＯ2 であり、このＳｉＯ2 の上には低圧化学気相蒸
着法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ；ＬＰＣＶＤ）により４５００Å厚さの
多結晶シリコンがゲート電極の形成のために堆積され
る。堆積された多結晶シリコン層及び酸化膜層の所定部
分をフォトリソグラフィ工程と食刻工程とを用いて選択
的に除去されて図２の（Ａ）の２と１７の符号で示すゲ
ートパターンが得られる。ゲートパターンの形成後、Ｐ
形（Ｂ）又はＮ形（Ｐ，Ａｓ）の不純物を基板の露出部
分に注入してソースとドレーンのｐ，ｎ拡散領域を形成
する。注入された不純物はアニール処理により熱的に拡
散される。上記工程によって図２の（Ａ）のようなＭＯ
Ｓトランジスタ構造が形成される。
【０００８】このＭＯＳ構造のドレーン、ソース領域
は、後続工程によって図２の（Ａ）のＭＯＳ構造の上に
堆積される絶縁層に形成されるコンタクトホールを通じ
て、ビットラインあるいはストレージノード電極と電気
的に接続される。上記拡散層の形成後、図２の（Ｂ）に
示すように、形成されたＭＯＳ構造の上に所定の厚さの
第１絶縁膜３を堆積するが、これは後続工程で形成され
る導電体との絶縁役割だけではなくゲート電極とソース
及びドレーン領域との段差を減少させる役割もする。上
記絶縁層の上に大きい食刻比の差を有する第２絶縁膜５
と第３絶縁膜６とを順次堆積する。上記絶縁膜の食刻率
は第２絶縁膜５が第３絶縁膜６より遥かに大きい。
は、後続工程によって図２の（Ａ）のＭＯＳ構造の上に
堆積される絶縁層に形成されるコンタクトホールを通じ
て、ビットラインあるいはストレージノード電極と電気
的に接続される。上記拡散層の形成後、図２の（Ｂ）に
示すように、形成されたＭＯＳ構造の上に所定の厚さの
第１絶縁膜３を堆積するが、これは後続工程で形成され
る導電体との絶縁役割だけではなくゲート電極とソース
及びドレーン領域との段差を減少させる役割もする。上
記絶縁層の上に大きい食刻比の差を有する第２絶縁膜５
と第３絶縁膜６とを順次堆積する。上記絶縁膜の食刻率
は第２絶縁膜５が第３絶縁膜６より遥かに大きい。
【０００９】上記の工程の後、マスクを用いて食刻比の
差を有する第２、第３絶縁膜を異方性食刻して、上記二
つの絶縁層の食刻率の差によって図２の（Ｃ）のような
リング形のコンタクトホールを形成する。以下、説明の
便宜のために、食刻率の差により形成されたリング状の
絶縁膜パターンをその断面形状からＴ字形の絶縁膜パタ
ーンという。上記Ｔ字形の絶縁膜パターンの頭部分に
６′、脚部分に５′の符号を付ける。上記食刻工程で形
成されたＴ字形の絶縁層の上に多結晶シリコンを堆積
し、異方性食刻を行ってＴ字形絶縁層の回りにスペーサ
９，９′を形成する。上記工程で形成された構造の全面
に第４絶縁膜７を堆積して平坦化させることにより図２
の（Ｄ）の構造を得る。
差を有する第２、第３絶縁膜を異方性食刻して、上記二
つの絶縁層の食刻率の差によって図２の（Ｃ）のような
リング形のコンタクトホールを形成する。以下、説明の
便宜のために、食刻率の差により形成されたリング状の
絶縁膜パターンをその断面形状からＴ字形の絶縁膜パタ
ーンという。上記Ｔ字形の絶縁膜パターンの頭部分に
６′、脚部分に５′の符号を付ける。上記食刻工程で形
成されたＴ字形の絶縁層の上に多結晶シリコンを堆積
し、異方性食刻を行ってＴ字形絶縁層の回りにスペーサ
９，９′を形成する。上記工程で形成された構造の全面
に第４絶縁膜７を堆積して平坦化させることにより図２
の（Ｄ）の構造を得る。
【００１０】上記工程の後、２つのＴ字形のパターンの
内いずれか一方のＴ字形パターンの頭部分の上面が露出
されるようにフォトレジストパターンを第４絶縁膜７の
上に形成する。上記フォトレジストパターンによりＴ字
形パターンの上部にある第４絶縁膜の部分が食刻され、
多結晶スペーサ内部にあるＴ字形の第３絶縁膜
（６′）、第２絶縁膜（５′）は多結晶スペーサ９を食
刻障壁として食刻される。続いて、第３絶縁膜６′の両
端部を食刻障壁にしてＴ字形パターンの脚部分が下向に
垂直に延長される第１絶縁膜３部分をソースやドレーン
の拡散層が露出されるまで食刻して除去する。上記食刻
工程を通じて図２の（Ｅ）のようなコンタクトホール２
０が形成される。
内いずれか一方のＴ字形パターンの頭部分の上面が露出
されるようにフォトレジストパターンを第４絶縁膜７の
上に形成する。上記フォトレジストパターンによりＴ字
形パターンの上部にある第４絶縁膜の部分が食刻され、
多結晶スペーサ内部にあるＴ字形の第３絶縁膜
（６′）、第２絶縁膜（５′）は多結晶スペーサ９を食
刻障壁として食刻される。続いて、第３絶縁膜６′の両
端部を食刻障壁にしてＴ字形パターンの脚部分が下向に
垂直に延長される第１絶縁膜３部分をソースやドレーン
の拡散層が露出されるまで食刻して除去する。上記食刻
工程を通じて図２の（Ｅ）のようなコンタクトホール２
０が形成される。
【００１１】上記食刻工程で食刻された部分に多結晶シ
リコンのような導電体を蒸着してコンタクトホール２０
を埋め立てた後、埋立のために堆積された多結晶シリコ
ンの内コンタクトホール領域上部以外に堆積された多結
晶シリコンを除去することにより、図２の（Ｆ）に示す
ように、ドレーンの表面にまで至るビットラインコンタ
クト部１２を形成する。ビットラインコンタクト部１２
の形成後、今までの工程を経た構造の全面に第５絶縁膜
１０を堆積し、ストレージノードコンタクト部のための
ホールを形成するためのマスクパターン１５を第５絶縁
膜１０上に形成する。上記マスクパターン１５を用いて
第５絶縁層１０、第４絶縁層７の特定部分と、側壁の多
結晶シリコン絶縁層９′の内側のＴ字形パターンの絶縁
膜（第３および第２絶縁膜）を異方性食刻して除去す
る。同時に、Ｔ字形パターンの脚部分の下方部分の第１
絶縁膜３を拡散層２２が露出されるまで食刻する。上記
食刻工程を通じて図２の（Ｇ）のようなストレージノー
ドコンタクトホール２１が形成される。
リコンのような導電体を蒸着してコンタクトホール２０
を埋め立てた後、埋立のために堆積された多結晶シリコ
ンの内コンタクトホール領域上部以外に堆積された多結
晶シリコンを除去することにより、図２の（Ｆ）に示す
ように、ドレーンの表面にまで至るビットラインコンタ
クト部１２を形成する。ビットラインコンタクト部１２
の形成後、今までの工程を経た構造の全面に第５絶縁膜
１０を堆積し、ストレージノードコンタクト部のための
ホールを形成するためのマスクパターン１５を第５絶縁
膜１０上に形成する。上記マスクパターン１５を用いて
第５絶縁層１０、第４絶縁層７の特定部分と、側壁の多
結晶シリコン絶縁層９′の内側のＴ字形パターンの絶縁
膜（第３および第２絶縁膜）を異方性食刻して除去す
る。同時に、Ｔ字形パターンの脚部分の下方部分の第１
絶縁膜３を拡散層２２が露出されるまで食刻する。上記
食刻工程を通じて図２の（Ｇ）のようなストレージノー
ドコンタクトホール２１が形成される。
【００１２】図３は図２で説明した従来のＤＲＡＭセル
製造方法によって形成されたストレージノードコンタク
トホールとして、図１のＹ−Ｙ′ラインに沿って切断さ
れた断面図である。上記した従来の半導体素子製造方法
における問題点を把握するために、先ず、ビットライン
に対して平行に切断された図２の（Ｇ）と図１とを参照
すると、ストレージノードコンタクトとワードラインと
の間には充分なアラインメントマージンが確保されて何
らの問題点もないものと見える。しかし、ビットライン
に対して垂直に切断された図３と図１とを参照すると、
Ｔ字形ストレージノードコンタクトの頭部分が第１、第
２ビットラインと直接に接するようになるためアライン
メントマージンが確保されない。それで、従来の方法に
よる半導体素子は、素子の駆動時にストレージノードコ
ンタクトとビットラインとの間に短絡が発生して素子が
駆動されないという問題が発生する。
製造方法によって形成されたストレージノードコンタク
トホールとして、図１のＹ−Ｙ′ラインに沿って切断さ
れた断面図である。上記した従来の半導体素子製造方法
における問題点を把握するために、先ず、ビットライン
に対して平行に切断された図２の（Ｇ）と図１とを参照
すると、ストレージノードコンタクトとワードラインと
の間には充分なアラインメントマージンが確保されて何
らの問題点もないものと見える。しかし、ビットライン
に対して垂直に切断された図３と図１とを参照すると、
Ｔ字形ストレージノードコンタクトの頭部分が第１、第
２ビットラインと直接に接するようになるためアライン
メントマージンが確保されない。それで、従来の方法に
よる半導体素子は、素子の駆動時にストレージノードコ
ンタクトとビットラインとの間に短絡が発生して素子が
駆動されないという問題が発生する。
【００１３】
【課題を解決するための手段】本発明の目的はビットラ
インの積層順序を異にすることでビットラインとストレ
ージノードコンタクトとの間のアラインメントマージン
を確保することのできる半導体素子の製造方法を提供す
るものである。本発明の半導体素子の製造方法は、ソー
ス、ドレーン及びゲートの活性電極を有する半導体基板
の上に第１絶縁層を堆積する段階；上記第１絶縁層の上
に導電層を形成してビットラインのパターンとする段
階；上記ビットラインと第１絶縁層を完全に覆うように
第２絶縁層を堆積する段階：上記第２絶縁層の上に食刻
比が互いに異なる第３絶縁層及び第４絶縁層を順次堆積
する段階；上記第４絶縁層及び第３絶縁層にパターンを
マスクして食刻することにより、断面がＴ字形の絶縁層
パターンを形成する段階；上記Ｔ字形の絶縁層パターン
の側壁に多結晶シリコンスペーサを形成する段階；上記
Ｔ字形の絶縁層パターンを含む構造の上の全面に第５絶
縁層を堆積する段階；第１群のＴ字形の絶縁層パターン
の上部の上記第５絶縁層の上にビットラインコンタクト
ホールを形成するための第１フォトレジストマスクパタ
ーンを形成する段階；上記第５絶縁層、Ｔ字形の絶縁層
パターンの所定部分に対しては上記第１フォトレジスト
マスクパターンを食刻障壁として、上記第２絶縁層の所
定部分に対しては多結晶シリコンスペーサを食刻障壁と
して、上記ビットラインの所定部分に対しては食刻され
た第２絶縁層を食刻障壁として、また、上記第１絶縁層
に対しては食刻されたビットラインを食刻障壁としてそ
れぞれ食刻することによりコンタクトホールを形成する
工程と；上記コンタクトホールに多結晶シリコンを埋立
してビットラインコンタクトパターンを形成する段階；
埋め立てられたコンタクトパターンを含んだ全面に第６
絶縁層を堆積する段階；ストレージノードコンタクトを
形成するための第２群のＴ字形パターン上部の上記第６
絶縁層の上に第２フォトレジストマスクパターンを形成
する段階；上記第６絶縁層及び第５絶縁層の所定部分、
Ｔ字形絶縁層パターンに対しては第２フォトレジストマ
スクと多結晶シリコンスペーサを食刻障壁として食刻
し、第２絶縁層、第１絶縁層に対しては多結晶スペーサ
を食刻障壁として食刻することにより、ストレージノー
ドコンタクトホールを形成する段階を含み、上記第４絶
縁層はＴ字形パターンの頭部分になり、上記第３絶縁層
はＴ字形パターンの脚部分になることを特徴とする。
インの積層順序を異にすることでビットラインとストレ
ージノードコンタクトとの間のアラインメントマージン
を確保することのできる半導体素子の製造方法を提供す
るものである。本発明の半導体素子の製造方法は、ソー
ス、ドレーン及びゲートの活性電極を有する半導体基板
の上に第１絶縁層を堆積する段階；上記第１絶縁層の上
に導電層を形成してビットラインのパターンとする段
階；上記ビットラインと第１絶縁層を完全に覆うように
第２絶縁層を堆積する段階：上記第２絶縁層の上に食刻
比が互いに異なる第３絶縁層及び第４絶縁層を順次堆積
する段階；上記第４絶縁層及び第３絶縁層にパターンを
マスクして食刻することにより、断面がＴ字形の絶縁層
パターンを形成する段階；上記Ｔ字形の絶縁層パターン
の側壁に多結晶シリコンスペーサを形成する段階；上記
Ｔ字形の絶縁層パターンを含む構造の上の全面に第５絶
縁層を堆積する段階；第１群のＴ字形の絶縁層パターン
の上部の上記第５絶縁層の上にビットラインコンタクト
ホールを形成するための第１フォトレジストマスクパタ
ーンを形成する段階；上記第５絶縁層、Ｔ字形の絶縁層
パターンの所定部分に対しては上記第１フォトレジスト
マスクパターンを食刻障壁として、上記第２絶縁層の所
定部分に対しては多結晶シリコンスペーサを食刻障壁と
して、上記ビットラインの所定部分に対しては食刻され
た第２絶縁層を食刻障壁として、また、上記第１絶縁層
に対しては食刻されたビットラインを食刻障壁としてそ
れぞれ食刻することによりコンタクトホールを形成する
工程と；上記コンタクトホールに多結晶シリコンを埋立
してビットラインコンタクトパターンを形成する段階；
埋め立てられたコンタクトパターンを含んだ全面に第６
絶縁層を堆積する段階；ストレージノードコンタクトを
形成するための第２群のＴ字形パターン上部の上記第６
絶縁層の上に第２フォトレジストマスクパターンを形成
する段階；上記第６絶縁層及び第５絶縁層の所定部分、
Ｔ字形絶縁層パターンに対しては第２フォトレジストマ
スクと多結晶シリコンスペーサを食刻障壁として食刻
し、第２絶縁層、第１絶縁層に対しては多結晶スペーサ
を食刻障壁として食刻することにより、ストレージノー
ドコンタクトホールを形成する段階を含み、上記第４絶
縁層はＴ字形パターンの頭部分になり、上記第３絶縁層
はＴ字形パターンの脚部分になることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面によって本発明を
詳細に説明する。本発明によるビットライン、ストレー
ジノード電極のコンタクトを形成するための工程を図４
および５を参照して説明する。図４および５は、本発明
の、一実施形態によるＤＲＡＭセルの製造工程を示す、
図１のＸ−Ｘ′線に沿って切断された部分の断面図であ
る。先ず、図４の（Ａ）に示すように、シリコン基板３
１に形成されたゲート切断膜４７、ゲート電極３２、ド
レーン４６及びソース４６′のＭＯＳ構造の上に第１絶
縁層３３、ビットライン３４及び第２絶縁層３５が形成
される。
詳細に説明する。本発明によるビットライン、ストレー
ジノード電極のコンタクトを形成するための工程を図４
および５を参照して説明する。図４および５は、本発明
の、一実施形態によるＤＲＡＭセルの製造工程を示す、
図１のＸ−Ｘ′線に沿って切断された部分の断面図であ
る。先ず、図４の（Ａ）に示すように、シリコン基板３
１に形成されたゲート切断膜４７、ゲート電極３２、ド
レーン４６及びソース４６′のＭＯＳ構造の上に第１絶
縁層３３、ビットライン３４及び第２絶縁層３５が形成
される。
【００１５】ＭＯＳ構造の形成において、先ず、シリコ
ン基板３１の上に熱的に成長された３５０Å厚さのシリ
コン酸化膜が形成される。シリコン基板３１は約８５０
℃の温度の雰囲気中で７分ほど熱酸化されてこのシリコ
ン酸化膜が形成されるのである。上記シリコン酸化膜の
上に４５００Å程度のポリシリコンがＣＶＤ法で蒸着さ
れる。上記ポリシリコンとシリコン酸化膜とは通常のフ
ォトリソグラフィック法によりパターンが形成される
が、その形成されたパターンは図４の（Ａ）でそれぞれ
３２と４７で示す。
ン基板３１の上に熱的に成長された３５０Å厚さのシリ
コン酸化膜が形成される。シリコン基板３１は約８５０
℃の温度の雰囲気中で７分ほど熱酸化されてこのシリコ
ン酸化膜が形成されるのである。上記シリコン酸化膜の
上に４５００Å程度のポリシリコンがＣＶＤ法で蒸着さ
れる。上記ポリシリコンとシリコン酸化膜とは通常のフ
ォトリソグラフィック法によりパターンが形成される
が、その形成されたパターンは図４の（Ａ）でそれぞれ
３２と４７で示す。
【００１６】上記工程で形成されたゲートパターンの間
の露出された部分にはＰ形又はＮ形の不純物のイオン注
入と熱拡散工程を通じてソース及びドレーン領域が形成
される。上記工程で形成されたＭＯＳ構造の上には絶縁
と平坦化のための第１絶縁層３３が全面に堆積される。
上記第１絶縁層３３の上にはワードラインである上記ゲ
ート電極４７と垂直でビットラインパターン３４が通常
の方法により形成される。図４の（Ａ）に示すように、
ワードラインとワードラインとの間の間隔はＡで、ビッ
トライン３４の幅はＢで示した。ここで、上記ビットラ
イン３４を形成する第２多結晶シリコン層は導電率を増
加させるためにシリサイド又は多結晶シリコンの上に金
属と多結晶シリコンの化合物であるポリサイドが形成さ
れる二重構造に代替することができる。
の露出された部分にはＰ形又はＮ形の不純物のイオン注
入と熱拡散工程を通じてソース及びドレーン領域が形成
される。上記工程で形成されたＭＯＳ構造の上には絶縁
と平坦化のための第１絶縁層３３が全面に堆積される。
上記第１絶縁層３３の上にはワードラインである上記ゲ
ート電極４７と垂直でビットラインパターン３４が通常
の方法により形成される。図４の（Ａ）に示すように、
ワードラインとワードラインとの間の間隔はＡで、ビッ
トライン３４の幅はＢで示した。ここで、上記ビットラ
イン３４を形成する第２多結晶シリコン層は導電率を増
加させるためにシリサイド又は多結晶シリコンの上に金
属と多結晶シリコンの化合物であるポリサイドが形成さ
れる二重構造に代替することができる。
【００１７】上記シリサイドやポリサイドの形成のため
に使われる物質としては高融点金属が使われ、高融点金
属としてはタングステン（Ｗ）、タンタル（Ｔａ）、チ
タニウム（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐ
ｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、コバル
ト（Ｃｏ）等がある。ビットライン３４を含む第１絶縁
層３３上には第２絶縁層３５が絶縁と平坦化のために堆
積される。次に、図４の（Ｂ）のように、第２絶縁層３
５上に第３絶縁層３６と第４絶縁層３７とを形成する。
ここで、第２、第３、第４絶縁層３５、３６、３７は食
刻率の差を有する材料を選択して形成する。特に、第３
絶縁層３６は第４絶縁層３７の食刻比より大きい絶縁層
を選択する。その後、ビットライン上部とソース領域上
部の第４絶縁層３７上にビットラインコンタクトとスト
レージノードコンタクトのためのマスクパターン３８を
通常の方法により形成する。形成されたパターンの幅は
Ｍで表示する。
に使われる物質としては高融点金属が使われ、高融点金
属としてはタングステン（Ｗ）、タンタル（Ｔａ）、チ
タニウム（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐ
ｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、コバル
ト（Ｃｏ）等がある。ビットライン３４を含む第１絶縁
層３３上には第２絶縁層３５が絶縁と平坦化のために堆
積される。次に、図４の（Ｂ）のように、第２絶縁層３
５上に第３絶縁層３６と第４絶縁層３７とを形成する。
ここで、第２、第３、第４絶縁層３５、３６、３７は食
刻率の差を有する材料を選択して形成する。特に、第３
絶縁層３６は第４絶縁層３７の食刻比より大きい絶縁層
を選択する。その後、ビットライン上部とソース領域上
部の第４絶縁層３７上にビットラインコンタクトとスト
レージノードコンタクトのためのマスクパターン３８を
通常の方法により形成する。形成されたパターンの幅は
Ｍで表示する。
【００１８】その後、図４の（Ｃ）に示すように、上記
第１マスクパターン３８を利用して第４絶縁層３７及び
第３絶縁層３６を食刻する。上記食刻工程では異方性食
刻が行われるが、これにより下部の第３絶縁層３６は第
４絶縁層との食刻率の差によって第４絶縁層３７より所
定幅ａほど内側に食刻される。従って、食刻されて残っ
た第３絶縁膜パターン３６′の幅はＭ−２ａになる。上
記食刻工程で食刻されて残ったＴ字形のパターンで頭部
分である第４絶縁層を３７′脚部分である第３絶縁層を
３６′で示す。
第１マスクパターン３８を利用して第４絶縁層３７及び
第３絶縁層３６を食刻する。上記食刻工程では異方性食
刻が行われるが、これにより下部の第３絶縁層３６は第
４絶縁層との食刻率の差によって第４絶縁層３７より所
定幅ａほど内側に食刻される。従って、食刻されて残っ
た第３絶縁膜パターン３６′の幅はＭ−２ａになる。上
記食刻工程で食刻されて残ったＴ字形のパターンで頭部
分である第４絶縁層を３７′脚部分である第３絶縁層を
３６′で示す。
【００１９】続いて、図４の（Ｄ）に示すように、図４
の（Ｃ）の第１マスクパターン３８を除去した後、露出
された第２絶縁層３５及び第３、第４絶縁膜パターン３
６′、３７′の上に第３多結晶シリコン層を比較的厚く
蒸着する。その後、上記蒸着された第３多結晶シリコン
をブランケット食刻方法で食刻して最終的にスペーサで
ある多結晶シリコンパッド３９を形成する。この際、形
成される多結晶シリコンパッド３９の一側部の幅はＴ字
形パターンの幅Ｍよりｂほど大きいため、上記多結晶シ
リコンパッド９の全体幅はＴ字形パターンの幅Ｍより２
ｂほど大きくなったＭ＋２ｂになる。又、上記スぺーサ
であるパッドはシリコン窒化膜で形成することもでき
る。
の（Ｃ）の第１マスクパターン３８を除去した後、露出
された第２絶縁層３５及び第３、第４絶縁膜パターン３
６′、３７′の上に第３多結晶シリコン層を比較的厚く
蒸着する。その後、上記蒸着された第３多結晶シリコン
をブランケット食刻方法で食刻して最終的にスペーサで
ある多結晶シリコンパッド３９を形成する。この際、形
成される多結晶シリコンパッド３９の一側部の幅はＴ字
形パターンの幅Ｍよりｂほど大きいため、上記多結晶シ
リコンパッド９の全体幅はＴ字形パターンの幅Ｍより２
ｂほど大きくなったＭ＋２ｂになる。又、上記スぺーサ
であるパッドはシリコン窒化膜で形成することもでき
る。
【００２０】その後、多結晶シリコンパッド３９と第２
絶縁層３５及び第４絶縁膜パターン３７′上に、図５の
（Ｅ）に示すように、第５絶縁層４０を堆積して平坦化
した後、上記ビットライン３４とドレーン領域４６とを
連結するためのコンタクホールを形成する。上記コンタ
クホールは第２マスクパターン４１を形成して第５絶縁
層４０とＴ字形の第４絶縁膜パターン３７′を食刻し、
第４絶縁膜パターン３７′が食刻された多結晶シリコン
パッド３９の両端部を食刻障壁として第３絶縁膜パター
ン３６′と上記第３絶縁膜パターン３６′下部の第２絶
縁層３５の所定部分を順次食刻して除去する。
絶縁層３５及び第４絶縁膜パターン３７′上に、図５の
（Ｅ）に示すように、第５絶縁層４０を堆積して平坦化
した後、上記ビットライン３４とドレーン領域４６とを
連結するためのコンタクホールを形成する。上記コンタ
クホールは第２マスクパターン４１を形成して第５絶縁
層４０とＴ字形の第４絶縁膜パターン３７′を食刻し、
第４絶縁膜パターン３７′が食刻された多結晶シリコン
パッド３９の両端部を食刻障壁として第３絶縁膜パター
ン３６′と上記第３絶縁膜パターン３６′下部の第２絶
縁層３５の所定部分を順次食刻して除去する。
【００２１】図面に示すＭ′は第２マスクパターン４１
の幅であり、上記第２マスクパターンの幅は多結晶スぺ
ーサの幅以内にしなければならないので、多結晶スぺー
サの幅とマスクパターンの幅Ｍ′との間の一側の間隔で
あるアラインメントマージンをＱとすると、Ｑ＝（Ｍ＋
２ｂ−Ｍ′）／２ほどのアラインメントマージンができ
る。その後、図５の（Ｆ）に示すように、第２マスクパ
ターン４１を除去し、食刻によって露出された多結晶シ
リコンパッド３９下部の食刻された第２絶縁層３５を食
刻障壁としてビットライン内部を上記第２絶縁層のパタ
ーンと同一なパターンに食刻する。その後、残ったビッ
トラインを食刻障壁として第１絶縁層３３を食刻して下
部のドレーン領域４６を露出させる。その後、上部の多
結晶シリコンパッド３９の内部のＴ字形の頭部分の第４
絶縁膜パターン３７′の形状で下部の多結晶スぺーサ３
９の所定部分、第２絶縁層３５の所定部分を食刻してビ
ットラインの上部まで一通されるホールを形成する。
の幅であり、上記第２マスクパターンの幅は多結晶スぺ
ーサの幅以内にしなければならないので、多結晶スぺー
サの幅とマスクパターンの幅Ｍ′との間の一側の間隔で
あるアラインメントマージンをＱとすると、Ｑ＝（Ｍ＋
２ｂ−Ｍ′）／２ほどのアラインメントマージンができ
る。その後、図５の（Ｆ）に示すように、第２マスクパ
ターン４１を除去し、食刻によって露出された多結晶シ
リコンパッド３９下部の食刻された第２絶縁層３５を食
刻障壁としてビットライン内部を上記第２絶縁層のパタ
ーンと同一なパターンに食刻する。その後、残ったビッ
トラインを食刻障壁として第１絶縁層３３を食刻して下
部のドレーン領域４６を露出させる。その後、上部の多
結晶シリコンパッド３９の内部のＴ字形の頭部分の第４
絶縁膜パターン３７′の形状で下部の多結晶スぺーサ３
９の所定部分、第２絶縁層３５の所定部分を食刻してビ
ットラインの上部まで一通されるホールを形成する。
【００２２】上記段階までの工程で形成されたホールに
第４結晶シリコン層４２を蒸着して図５の（Ｆ）に示す
ように上記ホールを埋め立てる。上記埋め立てた第３多
結品シリコン４２の埋立領域周辺部のシリコンを除去す
るために第３マスクパターン４３を形成し、上記マスク
パターンを利用して周辺部の多結晶シリコンを食刻して
ビットラインコンタクトを形成する。この際、最終的に
形成されるビットラインコンタクトの幅はＭ′−２ａで
ある。多結品シリコンで構成されたゲート電極であるワ
ードラインコンタクトホールとのアラインメントマージ
ンをＳとすると、Ｓ＝（Ａ−Ｍ′＋２ａ）／２になる。
上記第３マスクパターンを形成して食刻することにより
ビットラインコンタクトを形成する工程はマスクパター
ンの形成なしにブランケット食刻だけの工程に代替する
ことができる。
第４結晶シリコン層４２を蒸着して図５の（Ｆ）に示す
ように上記ホールを埋め立てる。上記埋め立てた第３多
結品シリコン４２の埋立領域周辺部のシリコンを除去す
るために第３マスクパターン４３を形成し、上記マスク
パターンを利用して周辺部の多結晶シリコンを食刻して
ビットラインコンタクトを形成する。この際、最終的に
形成されるビットラインコンタクトの幅はＭ′−２ａで
ある。多結品シリコンで構成されたゲート電極であるワ
ードラインコンタクトホールとのアラインメントマージ
ンをＳとすると、Ｓ＝（Ａ−Ｍ′＋２ａ）／２になる。
上記第３マスクパターンを形成して食刻することにより
ビットラインコンタクトを形成する工程はマスクパター
ンの形成なしにブランケット食刻だけの工程に代替する
ことができる。
【００２３】その後、ストレージノードコンタクトホー
ルを形成するために上記第５絶縁層４０及び第４多結晶
シリコン層４２上に第６絶縁層４４を堆積し、ドレーン
４６上部の第６絶縁層４４上にストレージノードコンタ
クト部を形成するための第４マスクパターン４５を形成
する。上記第４マスクパターンの大きさをＭ′とする
と、多結晶シリコンパッド３９と上記第４マスクパター
ン４５との間にはＱ′＝（Ｍ＋２ｂ−Ｍ″）／２ほどの
アラインメントマージンが存在する。
ルを形成するために上記第５絶縁層４０及び第４多結晶
シリコン層４２上に第６絶縁層４４を堆積し、ドレーン
４６上部の第６絶縁層４４上にストレージノードコンタ
クト部を形成するための第４マスクパターン４５を形成
する。上記第４マスクパターンの大きさをＭ′とする
と、多結晶シリコンパッド３９と上記第４マスクパター
ン４５との間にはＱ′＝（Ｍ＋２ｂ−Ｍ″）／２ほどの
アラインメントマージンが存在する。
【００２４】又、図５の（Ｈ）に示すように、上記第４
マスクパターン４５を利用して下部の第６、第５、第
４、第３、第２、第１の各絶縁層４４、４０、３７、３
６、３５、３４をビットラインコンタクト形成のための
前述の方法で順次食刻する。即ち、第６、第５絶縁層４
４、４０の所定部分は第４マスクパターン４５によって
食刻が行われ、上記多結晶シリコンパッド３９内部にあ
る第４、第３絶縁層パターン３７′３６′は上記多結晶
シリコンパッド３９を食刻障壁として食刻が行われ、第
２、第１絶縁層３５、３３は上記第３絶縁層パターン３
６を食刻パターンとして食刻することにより、ソース領
域を露出させるストレージノードコンタクトホールが形
成される。この際、最終的に形成されるコンタクトホー
ルの大きさをＣ′とすると、Ｃ′はＭ″となる。従っ
て、ゲート電極３２とはアラインメントマージンをＳと
すると、Ｓ＝（Ａ−Ｍ″＋２ａ）／２となる。
マスクパターン４５を利用して下部の第６、第５、第
４、第３、第２、第１の各絶縁層４４、４０、３７、３
６、３５、３４をビットラインコンタクト形成のための
前述の方法で順次食刻する。即ち、第６、第５絶縁層４
４、４０の所定部分は第４マスクパターン４５によって
食刻が行われ、上記多結晶シリコンパッド３９内部にあ
る第４、第３絶縁層パターン３７′３６′は上記多結晶
シリコンパッド３９を食刻障壁として食刻が行われ、第
２、第１絶縁層３５、３３は上記第３絶縁層パターン３
６を食刻パターンとして食刻することにより、ソース領
域を露出させるストレージノードコンタクトホールが形
成される。この際、最終的に形成されるコンタクトホー
ルの大きさをＣ′とすると、Ｃ′はＭ″となる。従っ
て、ゲート電極３２とはアラインメントマージンをＳと
すると、Ｓ＝（Ａ−Ｍ″＋２ａ）／２となる。
【００２５】図６は図４および５の方法で製造した本発
明のストレージノードコンタクトを図１のＹ−Ｙ′ライ
ンに沿って切断した断面図である。前述したように、図
４の（Ｃ）で第４絶縁層パターン３７′と第３絶縁層パ
ターン３６′との幅の差はａ、図１で隣接するビットラ
インの間の間隔はＣ、形成されたストレージノードコン
タクトの最終幅は図５の（Ｈ）に示すようにＣ′である
ため、ＣはＭ″−２ａになる。従って、ストレージノー
ドコンタクトのアラインメントマージンをＳ′とすれ
ば、Ｓ′はＣ−（Ｍ″−２ａ）＝Ｃ−Ｍ″＋２ａにな
る。上記結果によれば、本発明の方法はＳ′ほどのアラ
インメントマージンを確保できることが分かる。しか
し、前述のように図２の方法によって形成され、図１の
Ｙ−Ｙ′ラインに沿って切断された図３を見れば、この
従来方法は本発明の方法に比べて多結晶シリコンパッド
を先に形成した後、ビッドラインを後で形成したもの
で、ストレージノードコンタクト電極と隣接するビット
ラインとのアラインメントマージンが確保されないこと
が明確に分かる。
明のストレージノードコンタクトを図１のＹ−Ｙ′ライ
ンに沿って切断した断面図である。前述したように、図
４の（Ｃ）で第４絶縁層パターン３７′と第３絶縁層パ
ターン３６′との幅の差はａ、図１で隣接するビットラ
インの間の間隔はＣ、形成されたストレージノードコン
タクトの最終幅は図５の（Ｈ）に示すようにＣ′である
ため、ＣはＭ″−２ａになる。従って、ストレージノー
ドコンタクトのアラインメントマージンをＳ′とすれ
ば、Ｓ′はＣ−（Ｍ″−２ａ）＝Ｃ−Ｍ″＋２ａにな
る。上記結果によれば、本発明の方法はＳ′ほどのアラ
インメントマージンを確保できることが分かる。しか
し、前述のように図２の方法によって形成され、図１の
Ｙ−Ｙ′ラインに沿って切断された図３を見れば、この
従来方法は本発明の方法に比べて多結晶シリコンパッド
を先に形成した後、ビッドラインを後で形成したもの
で、ストレージノードコンタクト電極と隣接するビット
ラインとのアラインメントマージンが確保されないこと
が明確に分かる。
【００２６】
【発明の効果】以上説明したように、本発明によるコン
タクトホール製造方法はビットラインとワードライン及
びストレージノードコンタクトとの間にアラインメント
マージンを確保して集積度の増加による短絡の危険を防
止することができ、従来の集積度が増加することによる
アクティブ領域間の間隔が狭くなることによって発生す
る絶縁性の問題と微細領域のコンタクト方法の問題点を
克服することができ、また、既存の装備だけでも工程進
行が容易で、また、費用節減の効果もあるため２５６Ｍ
ＤＲＡＭ以上ＵＬＳＩ素子の製作を容易にすることが
できる。ここでは、本発明の一実施形態について説明し
たが、本発明の特許請求の範囲内において当業者が修正
と変形をすることができる。従って、特許請求の範囲は
本発明の真正な思想と範囲に属する限り、全ての修正と
変形を含むことと理解できる。
タクトホール製造方法はビットラインとワードライン及
びストレージノードコンタクトとの間にアラインメント
マージンを確保して集積度の増加による短絡の危険を防
止することができ、従来の集積度が増加することによる
アクティブ領域間の間隔が狭くなることによって発生す
る絶縁性の問題と微細領域のコンタクト方法の問題点を
克服することができ、また、既存の装備だけでも工程進
行が容易で、また、費用節減の効果もあるため２５６Ｍ
ＤＲＡＭ以上ＵＬＳＩ素子の製作を容易にすることが
できる。ここでは、本発明の一実施形態について説明し
たが、本発明の特許請求の範囲内において当業者が修正
と変形をすることができる。従って、特許請求の範囲は
本発明の真正な思想と範囲に属する限り、全ての修正と
変形を含むことと理解できる。
【図１】基本的なＤＲＡＭの平面図である。
【図２】（Ａ）〜（Ｇ）は、従来の技術によるビットラ
インコンタクト及びストレージノードコンタクトの製造
工程を示す図１のＸ−Ｘ′線に沿った断面図である。
インコンタクト及びストレージノードコンタクトの製造
工程を示す図１のＸ−Ｘ′線に沿った断面図である。
【図３】図１のＹ−Ｙ′線に沿って切断した断面図であ
る。
る。
【図４】（Ａ）〜（Ｄ）は、本発明の実施形態に係るビ
ットラインコンタクホール及びストレージノードコンタ
クトホールの製造工程の前半を示す断面図である。
ットラインコンタクホール及びストレージノードコンタ
クトホールの製造工程の前半を示す断面図である。
【図５】（Ｅ）〜（Ｈ）は、本発明の実施形態に係るビ
ットラインコンタクホール及びストレージノードコンタ
クトホールの製造工程の後半を示す断面図である。
ットラインコンタクホール及びストレージノードコンタ
クトホールの製造工程の後半を示す断面図である。
【図６】図４の方法によって形成されたストレージノー
ドコンタクホールの断面図であり、図１のＹ−Ｙ′線に
沿って切断したものである。
ドコンタクホールの断面図であり、図１のＹ−Ｙ′線に
沿って切断したものである。
３１ シリコン基板 ３２ 電極 ３３ 第１絶縁層 ３４ ビットライン ３５ 第２絶縁層 ３６ 第３絶縁層 ３７ 第４絶縁層 ３９ シリコンパッド ４０ 第５絶縁層 ４６ ドレーン ４６′ ソース
フロントページの続き (72)発明者 ファン ソン ミン 大韓民国 ソウル市 ソンパグ カラク ドン ミルン ＡＰＴ． 103ドン 606 ホ (72)発明者 ノ クァン ミョン 大韓民国 ソウル市 ソデムング ナム カヂャ２ドン 338ボンヂ 19ホ (56)参考文献 特開 平７−29994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (10)
- 【請求項１】 ソース、ドレーン及びゲートの活性電極
を有する半導体基板の上に第１絶縁層を堆積する段階；
上記第１絶縁層の上に導電層を形成してビットラインの
パターンとする段階；上記ビットラインと第１絶縁層を
完全に覆うように第２絶縁層を堆積する段階：上記第２
絶縁層の上に食刻比が互いに異なる第３絶縁層及び第４
絶縁層を順次堆積する段階；上記第４絶縁層及び第３絶
縁層にパターンをマスクして食刻することにより、断面
がＴ字形の絶縁層パターンを形成する段階；上記Ｔ字形
の絶縁層パターンの側壁に多結晶シリコンスペーサを形
成する段階；上記Ｔ字形の絶縁層パターンを含む構造の
上の全面に第５絶縁層を堆積する段階；第１群のＴ字形
の絶縁層パターンの上部の上記第５絶縁層の上にビット
ラインコンタクトホールを形成するための第１フォトレ
ジストマスクパターンを形成する段階；上記第５絶縁
層、Ｔ字形の絶縁層パターンの所定部分に対しては上記
第１フォトレジストマスクパターンを食刻障壁として、
上記第２絶縁層の所定部分に対しては多結晶シリコンス
ペーサを食刻障壁として、上記ビットラインの所定部分
に対しては食刻された第２絶縁層を食刻障壁として、ま
た、上記第１絶縁層に対しては食刻されたビットライン
を食刻障壁としてそれぞれ食刻することによりコンタク
トホールを形成する工程と；上記コンタクトホールに多
結晶シリコンを埋立してビットラインコンタクトパター
ンを形成する段階；埋め立てられたコンタクトパターン
を含んだ全面に第６絶縁層を堆積する段階；ストレージ
ノードコンタクトを形成するための第２群のＴ字形パタ
ーン上部の上記第６絶縁層の上に第２フォトレジストマ
スクパターンを形成する段階；上記第６絶縁層及び第５
絶縁層の所定部分、Ｔ字形絶縁層パターンに対しては第
２フォトレジストマスクと多結晶シリコンスペーサを食
刻障壁として食刻し、第２絶縁層、第１絶縁層に対して
は多結晶スペーサを食刻障壁として食刻することによ
り、ストレージノードコンタクトホールを形成する段階
を含み、上記第４絶縁層はＴ字形パターンの頭部分にな
り、上記第３絶縁層はＴ字形パターンの脚部分になるこ
とを特徴とする半導体素子の製造方法。 - 【請求項２】 上記ビットラインは多結晶シリコンで形
成することを特徴とする請求項１記載の半導体素子の製
造方法。 - 【請求項３】 上記ビットラインはシリサイド（ｓｉｌ
ｉｃｉｄｅ）で形成することを特徴とする請求項１記載
の半導体素子の製造方法。 - 【請求項４】 上記ビットラインは多結晶シリコンの上
にシリサイドが形成された二重構造の、ポリサイド構造
で形成することを特徴とする請求項１記載の半導体素子
の製造方法。 - 【請求項５】 上記シリサイドはタングステン（Ｗ）、
タンタル（Ｔａ）、チタニウム（Ｔｉ），モリブデン
（Ｍｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケ
ル（Ｎｉ）、コバルト（Ｃｏ）の内のいずれか一つを用
いて形成することを特徴とする請求項３又は４記載の半
導体素子の製造方法。 - 【請求項６】 上記ビットラインコンタクトホールの埋
立のために堆積された多結晶シリコンのパターンはマス
タパターンの形成なしの食刻により形成することを特徴
とする請求項１記載の半導体素子の製造方法。 - 【請求項７】 上記第３絶縁層の食刻率は第４絶縁膜の
食刻率より大きいことを特徴とする請求項１記載の半導
体素子の製造方法。 - 【請求項８】 上記多結晶シリコンスペーサは替わりの
シリコン窒化膜で形成されたことを特徴とする請求項１
記載の半導体素子の製造方法。 - 【請求項９】 上記第１フォトレジストマスクパターン
の開口の幅はＭ＜Ｍ′＜Ｍ＋２ｂの範囲を有することを
特徴とする請求項１記載の半導体素子の製造方法。但
し、 Ｍ：Ｔ字形絶縁層パターンの頭部分の幅、 Ｍ′：ビットラインコンタクトホールを形成するための
第１フォトレジストマスクパターンの幅、 Ｍ＋２ｂ：第２絶縁層と接触する多結晶シリコンスペー
サ部分の幅、とする。 - 【請求項１０】 上記第２フォトレジストマスクパター
ンの開口の幅はＭ＜Ｍ″＜Ｍ＋２ｂの範囲を有すること
を特徴とする請求項１記載の半導体素子の製造方法。但
し、 Ｍ：Ｔ字形絶縁層パターンの頭部分の幅、Ｍ″ ：ビットラインコンタクトホールを形成するための
第２フォトレジストマスクパターンの幅、 Ｍ＋２ｂ：第２絶縁層と接触する多結晶シリコンスペー
サ部分の幅、とする。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940040303A KR0140657B1 (ko) | 1994-12-31 | 1994-12-31 | 반도체 소자의 제조방법 |
| KR1994-40303 | 1994-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236729A JPH08236729A (ja) | 1996-09-13 |
| JP2789323B2 true JP2789323B2 (ja) | 1998-08-20 |
Family
ID=19406099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351948A Expired - Fee Related JP2789323B2 (ja) | 1994-12-31 | 1995-12-27 | 半導体素子の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5627095A (ja) |
| JP (1) | JP2789323B2 (ja) |
| KR (1) | KR0140657B1 (ja) |
| CN (1) | CN1097307C (ja) |
| DE (1) | DE19549116C2 (ja) |
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