JP2003060044A - 半導体抵抗素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微小な面積で非常に高い抵抗素子を形成でき
る半導体抵抗素子及びその製造方法を提供する。 【解決手段】 本発明に係る半導体抵抗素子は、不純物
イオンが導入されたＳＯＩ層からなるＳＯＩ抵抗素子１
３を有する半導体抵抗素子であって、該ＳＯＩ層はその
厚さが厚い領域と薄い領域から構成され、この薄い領域
は、ＳＯＩ抵抗素子以外の他の素子領域の厚さより薄く
形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体抵抗素子及
びその製造方法に係わり、特に、微小な面積で非常に高
い抵抗素子を形成できる半導体抵抗素子及びその製造方
法に関する。

【０００２】

【従来の技術】図７（ａ）は、従来の半導体抵抗素子を
示す平面図であり、図７（ｂ）は、図７（ａ）に示す７
ｂ−７ｂ線に沿った断面図である。

【０００３】図７（ａ）に示すように、第１配線１１７
ａは第１コンタクトプラグ１１６ａを介してＳＯＩ(sil
icon on insulator)抵抗素子１１３の一端に接続されて
おり、このＳＯＩ抵抗素子１１３の他端は第２コンタク
トプラグ１１６ｂを介して第２配線１１７ｂに接続され
ている。

【０００４】図７（ｂ）に示すように、支持基板（Ｓｉ
基板）１１１上には埋込酸化膜１１２が形成されてお
り、この埋込酸化膜１１２上には不純物イオンが導入さ
れた単結晶Ｓｉ層からなるＳＯＩ抵抗素子１１３が形成
されている。埋込酸化膜１１２上且つＳＯＩ抵抗素子１
１３の周囲には素子分離膜１１４が形成されている。こ
の素子分離膜１１４及びＳＯＩ抵抗素子１１３の上には
層間絶縁膜１１５が形成されている。この層間絶縁膜１
１５には、ＳＯＩ抵抗素子１１３の両端上に位置するコ
ンタクトホール１１５ａ，１１５ｂが設けられている。
コンタクトホール１１５ａ，１１５ｂそれぞれの内には
Ｗ膜からなる第１及び第２コンタクトプラグ１１６ａ，
１１６ｂが埋め込まれている。層間絶縁膜１１５の上に
は第１配線１１７ａ及び第２配線１１７ｂが形成されて
いる。第１配線１１７ａの一端は第１コンタクトプラグ
１１６ａに接続されており、第２配線１１７ｂの一端は
第２コンタクトプラグ１１６ｂに接続されている。

【０００５】次に、上記従来の半導体抵抗素子の製造方
法について説明する。まず、支持基板１１１と、その上
に形成された埋込酸化膜１１２と、その上に形成された
単結晶Ｓｉ層（ＳＯＩ層）と、からなるＳＯＩ基板を準
備する。次いで、単結晶Ｓｉ層にＬＯＣＯＳ法により素
子分離膜１１４を形成する。次いで、素子領域の単結晶
Ｓｉ層に不純物イオンを注入することにより、埋込酸化
膜１１２の上にはＳＯＩ抵抗素子１１３が形成される。

【０００６】この後、ＳＯＩ抵抗素子１１３を含む全面
上にＣＶＤ(Chemical Vapor Deposition)法により層間
絶縁膜１１５を堆積する。次いで、この層間絶縁膜１１
５にコンタクトホール１１５ａ，１１５ｂを設ける。コ
ンタクトホール１１５ａはＳＯＩ抵抗素子１１３の一端
上に位置し、コンタクトホール１１５ｂはＳＯＩ抵抗素
子１１３の他端上に位置する。

【０００７】次いで、このコンタクトホール１１５ａ，
１１５ｂ内及び層間絶縁膜１１５上にＣＶＤ法によりＷ
膜を堆積する。次いで、層間絶縁膜上に存在するＷ膜を
ＣＭＰ(Chemical Mechanical Polishing)により研磨す
るか又はエッチバックする。これにより、コンタクトホ
ール内にＷ膜からなる第１及び第２コンタクトプラグ１
１６ａ，１１６ｂが埋め込まれる。

【０００８】この後、層間絶縁膜１１５の全面上にスパ
ッタリングによりＡｌ合金膜を堆積し、このＡｌ合金膜
をパターニングすることにより、層間絶縁膜上にはＡｌ
合金からなる第１及び第２配線１１７ａ，１１７ｂが形
成される。第１配線１１７ａは第１コンタクトプラグ１
１６ａに電気的に接続され、第２配線１１７ｂは第２コ
ンタクトプラグ１１６ｂに電気的に接続される。

【０００９】ところで、上記従来の半導体抵抗素子で
は、ＳＯＩ基板の単結晶Ｓｉ層に不純物イオンを導入す
ることによりＳＯＩ抵抗素子を形成しているため、高い
抵抗値を得るには図７（ａ）に示すようにＳＯＩ抵抗素
子１１３の全体の長さを長くする必要がある。従って、
半導体抵抗素子の占める面積が大きくなり、微細化、高
集積化の妨げとなるという問題があった。

【００１０】図８（ａ）は、他の従来の半導体抵抗素子
を示す平面図であり、図８（ｂ）は、図８（ａ）に示す
８ｂ−８ｂ線に沿った断面図である。図８において、図
７と同一部分には同一符号を付し、異なる部分について
のみ説明する。

【００１１】ＳＯＩ抵抗素子１１３の表面上には金属シ
リサイド膜１１８が形成されている。第１コンタクトプ
ラグ１１６ａは金属シリサイド膜１１８を介してＳＯＩ
抵抗素子１１３の一端に電気的に接続されており、第２
コンタクトプラグ１１６ｂは金属シリサイド膜１１８を
介してＳＯＩ抵抗素子１１３の他端に電気的に接続され
ている。

【００１２】上記他の従来の半導体抵抗素子を製造する
場合、埋込酸化膜１１２の上にＳＯＩ抵抗素子１１３を
形成した後に、このＳＯＩ抵抗素子１１３の表面上に金
属膜を形成し、この金属膜に熱処理を施すことにより、
ＳＯＩ抵抗素子の表面上に金属シリサイド膜１１８を形
成する。これ以外の製造工程は前述した従来の半導体抵
抗素子の製造方法と同様である。

【００１３】上記他の従来の半導体抵抗素子において
も、高い抵抗値を得るにはＳＯＩ抵抗素子１１３の全体
の長さを長くする必要があるので、半導体抵抗素子の占
める面積が大きくなり、微細化、高集積化の妨げとなる
という問題がある。

【００１４】

【発明が解決しようとする課題】上述したように、従来
の半導体抵抗素子及び他の従来の半導体抵抗素子それぞ
れにおいて、高い抵抗値を得るにはＳＯＩ抵抗素子１１
３の全体の長さを長くする必要がある。従って、半導体
抵抗素子の占める面積が大きくなり、微細化、高集積化
の妨げとなるという問題がある。

【００１５】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、微小な面積で非常に高い
抵抗素子を形成できる半導体抵抗素子及びその製造方法
を提供することにある。

【００１６】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体抵抗素子は、不純物イオンが導
入されたＳＯＩ層からなるＳＯＩ抵抗素子を有する半導
体抵抗素子であって、該ＳＯＩ層はその厚さが厚い領域
と薄い領域から構成され、この薄い領域は、ＳＯＩ抵抗
素子以外の他の素子領域の厚さより薄く形成されている
ことを特徴とする。

【００１７】上記半導体抵抗素子によれば、ＳＯＩ抵抗
素子において厚さの薄い領域を設けているため、従来の
ＳＯＩ抵抗素子に比べて単位長さ当りの抵抗値を高くす
ることができる。従って、非常に高い抵抗素子を微小な
面積で実現することが可能となり、さらなる微細化、高
集積化を実現することができる。

【００１８】また、本発明に係る半導体抵抗素子におい
ては、上記薄い領域上に形成されたＬＯＣＯＳ酸化膜を
さらに含むことも可能である。

【００１９】また、本発明に係る半導体抵抗素子におい
ては、上記薄い領域の不純物濃度を上記厚い領域のそれ
より低くすることも可能である。これにより、非常に高
い抵抗素子をさらに微小な面積で実現することが可能と
なる。

【００２０】また、本発明に係る半導体抵抗素子におい
ては、上記厚い領域上に形成された金属シリサイド膜を
さらに含むことも可能である。

【００２１】また、本発明に係る半導体抵抗素子におい
ては、上記ＳＯＩ抵抗素子の一端は第１配線に電気的に
接続されており、上記ＳＯＩ抵抗素子の他端は第２配線
に電気的に接続されていることが好ましい。

【００２２】本発明に係る半導体抵抗素子の製造方法
は、支持基板と、その上に形成された埋込酸化膜と、そ
の上に形成されたＳＯＩ層と、を有するＳＯＩ基板を準
備する工程と、ＳＯＩ層におけるＳＯＩ抵抗素子形成領
域の一部をエッチングすることにより、該一部をＳＯＩ
抵抗素子以外の他の素子領域の厚さより薄くする工程
と、ＳＯＩ層におけるＳＯＩ抵抗素子形成領域に不純物
を導入することによりＳＯＩ抵抗素子を形成する工程
と、を具備することを特徴とする。

【００２３】また、本発明に係る半導体抵抗素子の製造
方法において、上記ＳＯＩ抵抗素子を形成する工程は、
ＳＯＩ抵抗素子形成領域の厚さを薄くした領域に第１濃
度の不純物を導入し、ＳＯＩ抵抗素子形成領域の厚さを
厚くした領域に第１濃度より高濃度である第２濃度の不
純物を導入する工程であることも可能である。

【００２４】本発明に係る半導体抵抗素子の製造方法
は、支持基板と、その上に形成された埋込酸化膜と、そ
の上に形成されたＳＯＩ層と、を有するＳＯＩ基板を準
備する工程と、ＳＯＩ層の一部の表面にＬＯＣＯＳ酸化
膜を形成することにより、該一部をＳＯＩ抵抗素子以外
の他の素子領域の厚さより薄くする工程と、ＳＯＩ層に
おけるＳＯＩ抵抗素子形成領域に不純物を導入すること
によりＳＯＩ抵抗素子を形成する工程と、を具備するこ
とを特徴とする。

【００２５】また、本発明に係る半導体抵抗素子の製造
方法において、上記ＳＯＩ抵抗素子を形成する工程は、
ＳＯＩ層におけるＳＯＩ抵抗素子形成領域の下部に不純
物を導入する工程と、ＳＯＩ層におけるＳＯＩ抵抗素子
形成領域の上部に不純物を導入する工程と、からなるこ
とも可能である。

【００２６】また、本発明に係る半導体抵抗素子の製造
方法においては、上記ＳＯＩ抵抗素子を形成する工程の
後に、ＬＯＣＯＳ酸化膜をマスクとしてＳＯＩ層上に金
属シリサイド膜を形成する工程をさらに含むことも可能
である。

【００２７】また、本発明に係る半導体抵抗素子の製造
方法において、上記ＳＯＩ抵抗素子を形成する工程は、
ＬＯＣＯＳ酸化膜下のＳＯＩ層の厚さの薄い領域に第１
濃度の不純物を導入する工程と、ＬＯＣＯＳ酸化膜をマ
スクとしてＳＯＩ層の厚さの厚い領域に第１濃度より高
濃度である第２濃度の不純物イオンを注入する工程と、
からなることも可能である。

【００２８】また、本発明に係る半導体抵抗素子の製造
方法においては、上記ＳＯＩ抵抗素子を形成する工程の
後に、ＳＯＩ抵抗素子上に層間絶縁膜を形成する工程
と、この層間絶縁膜に該ＳＯＩ抵抗素子に電気的に接続
されたコンタクトプラグを形成する工程と、層間絶縁膜
上に該コンタクトプラグに電気的に接続された配線を形
成する工程と、をさらに含むことが好ましい。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）は、本発明に係
る第１の実施の形態による半導体抵抗素子を示す平面図
であり、図１（ｂ）は、図１（ａ）に示す１ｂ−１ｂ線
に沿った断面図である。

【００３０】図１（ａ）に示すように、第１配線１７ａ
は第１コンタクトプラグ１６ａを介してＳＯＩ抵抗素子
１３の一端に接続されており、このＳＯＩ抵抗素子１３
の他端は第２コンタクトプラグ１６ｂを介して第２配線
１７ｂに接続されている。

【００３１】図１（ｂ）に示すように、支持基板（Ｓｉ
基板）１１上には埋込酸化膜１２が形成されており、こ
の埋込酸化膜１２上には不純物イオンが導入された単結
晶Ｓｉ層からなるＳＯＩ抵抗素子１３が形成されてい
る。このＳＯＩ抵抗素子１３は、その厚さが厚い領域と
薄い領域から構成されている。ＳＯＩ抵抗素子１３の両
端は厚さが厚く形成されている。ＳＯＩ抵抗素子の厚さ
が薄い領域は、ＭＯＳトランジスタ、ＳＯＩ層配線、上
層とのコンタクト部などの他の素子領域の厚さより薄く
形成されている。

【００３２】埋込酸化膜１２上且つＳＯＩ抵抗素子１３
の周囲には素子分離膜１４が形成されている。この素子
分離膜１４及びＳＯＩ抵抗素子１３の上には層間絶縁膜
１５が形成されている。この層間絶縁膜１５には、ＳＯ
Ｉ抵抗素子１３の両端上に位置するコンタクトホール１
５ａ，１５ｂが設けられている。コンタクトホール１５
ａ，１５ｂそれぞれの内にはＷ膜からなる第１及び第２
コンタクトプラグ１６ａ，１６ｂが埋め込まれている。
層間絶縁膜１５の上には第１配線１７ａ及び第２配線１
７ｂが形成されている。第１配線１７ａの一端は第１コ
ンタクトプラグ１６ａに接続されており、第２配線１７
ｂの一端は第２コンタクトプラグ１６ｂに接続されてい
る。

【００３３】次に、図１に示す半導体抵抗素子の製造方
法について説明する。図２（ａ）〜（ｃ）は、図１に示
す半導体抵抗素子の製造方法を説明するための断面図で
ある。

【００３４】まず、図２（ａ）に示すように、支持基板
１１と、その上に形成された埋込酸化膜１２と、その上
に形成された単結晶Ｓｉ層（ＳＯＩ層）と、からなるＳ
ＯＩ基板を準備する。次いで、単結晶Ｓｉ層１３ａにＬ
ＯＣＯＳ法により素子分離膜１４を形成する。

【００３５】この後、図２（ｂ）に示すように、単結晶
Ｓｉ層１３ａを含む全面上にフォトレジスト膜を塗布
し、このフォトレジスト膜を露光、現像することによ
り、単結晶Ｓｉ層１３ａ上にはレジストパターン２１が
形成される。次いで、このレジストパターン２１をマス
クとして単結晶Ｓｉ層１３ａをドライエッチングするこ
とにより、単結晶Ｓｉ層１３ａの一部の厚さを薄くす
る。この際のエッチング条件としては、例えばＣＦ₄な
どのフロン系ガス又はＣｌ系ガスを用いることが好まし
い。

【００３６】次に、図２（ｃ）に示すように、レジスト
パターン２１を剥離した後、素子領域の単結晶Ｓｉ層１
３ａに不純物イオンを注入することにより、埋込酸化膜
１２の上にはＳＯＩ抵抗素子１３が形成される。

【００３７】次いで、ＳＯＩ抵抗素子１３を含む全面上
にＣＶＤ法によりシリコン酸化膜などからなる層間絶縁
膜１５を堆積する。次いで、この層間絶縁膜１５の上に
フォトレジスト膜（図示せず）を塗布し、このフォトレ
ジスト膜を露光、現像することにより、層間絶縁膜１５
上にはレジストパターンが形成される。次いで、このレ
ジストパターンをマスクとして層間絶縁膜１５をエッチ
ングすることにより、該層間絶縁膜１５にはコンタクト
ホール１５ａ，１５ｂが形成される。コンタクトホール
１５ａはＳＯＩ抵抗素子１３の一端上に位置し、コンタ
クトホール１５ｂはＳＯＩ抵抗素子１３の他端上に位置
する。

【００３８】次いで、このコンタクトホール１５ａ，１
５ｂ内及び層間絶縁膜１５上にスパッタリングにより薄
いバリアメタル層（図示せず）を形成する。このバリア
メタル層は、その上層がＴｉＮ層で下層がＴｉ層からな
る積層構造を有している。次いで、バリアメタル層の上
にＣＶＤ法によりＷ膜を堆積する。次いで、層間絶縁膜
１５上に存在するＷ膜をＣＭＰにより研磨するか又はエ
ッチバックする。これにより、コンタクトホール１５
ａ，１５ｂ内にＷ膜からなる第１及び第２コンタクトプ
ラグ１６ａ，１６ｂが埋め込まれる。

【００３９】この後、図１（ｂ）に示すように、層間絶
縁膜１５の全面上にスパッタリングによりＡｌ合金膜を
堆積し、このＡｌ合金膜をパターニングすることによ
り、層間絶縁膜１５上にはＡｌ合金からなる第１及び第
２配線１７ａ，１７ｂが形成される。第１配線１７ａは
第１コンタクトプラグ１６ａに電気的に接続され、第２
配線１７ｂは第２コンタクトプラグ１６ｂに電気的に接
続される。

【００４０】上記第１の実施の形態によれば、ＳＯＩ抵
抗素子１３において厚さの薄い領域を設けているため、
従来のＳＯＩ抵抗素子に比べて単位長さ当りの抵抗値を
高くすることができる。従って、非常に高い抵抗素子を
微小な面積で実現することが可能となり、さらなる微細
化、高集積化を実現することができる。このような抵抗
素子は例えば４トランジスタのＳＲＡＭ(static random
access memory)等に用いることが好ましい。

【００４１】図３（ａ）は、本発明に係る第２の実施の
形態による半導体抵抗素子を示す平面図であり、図３
（ｂ）は、図３（ａ）に示す３ｂ−３ｂ線に沿った断面
図である。図３については、図１と同一部分には同一符
号を付し、異なる部分についてのみ説明する。

【００４２】ＳＯＩ抵抗素子１３において、厚さの薄い
領域１３ｂの不純物濃度を厚さの厚い領域１３ｃのそれ
より低濃度とする。つまり、厚さの薄い領域１３ｂの不
純物濃度を従来のＳＯＩ抵抗素子の不純物濃度より低く
し、厚さの厚い領域１３ｃの不純物濃度を従来のＳＯＩ
抵抗素子の不純物濃度と同程度とする。具体的には、厚
さの薄い領域１３ｂは、１０¹³〜１０¹⁸ｃｍ^-3程度の不
純物濃度とすることが好ましく、厚さの厚い領域１３ｃ
は、１０¹⁸〜１０²¹ｃｍ^-3程度の不純物濃度とすること
が好ましい。

【００４３】上記半導体抵抗素子を製造する場合、図２
（ｂ）に示すレジストパターン２１を剥離した後、厚さ
の薄い領域１３ｂへの不純物イオンの注入と厚さの厚い
領域１３ｃへの不純物イオンの注入を別々の工程で行
う。厚さの薄い領域１３ｂに低濃度の不純物イオンを注
入し、厚さの厚い領域１３ｃに高濃度の不純物イオンを
注入することにより、埋込酸化膜１２の上にはＳＯＩ抵
抗素子１３が形成される。なお、その他の製造工程は第
１の実施の形態と同様である。

【００４４】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。さらに、第
２の実施の形態では、ＳＯＩ抵抗素子１３の厚さの薄い
領域１３ｂを厚さの厚い領域１３ｃより不純物濃度を低
くしているため、第１の実施の形態よりさらに抵抗率を
高くすることができる。従って、非常に高い抵抗素子を
さらに微小な面積で実現することが可能となり、さらな
る微細化、高集積化を実現することができる。

【００４５】図４（ａ）は、本発明に係る第３の実施の
形態による半導体抵抗素子を示す平面図であり、図４
（ｂ）は、図４（ａ）に示す４ｂ−４ｂ線に沿った断面
図である。図４については、図１と同一部分には同一符
号を付し、異なる部分についてのみ説明する。

【００４６】ＳＯＩ抵抗素子１３の一部にＬＯＣＯＳ酸
化膜２２を形成することにより、厚さが厚い領域と薄い
領域からなるＳＯＩ抵抗素子１３を形成する。つまり、
ＬＯＣＯＳ酸化膜２２の下にＳＯＩ抵抗素子の厚さが薄
い領域が形成されている。

【００４７】上記半導体抵抗素子を製造する場合、素子
分離膜１４を形成した後に、単結晶Ｓｉ層上に図示せぬ
シリコン窒化膜（Ｓｉ₃Ｎ₄膜）を形成し、このシリコン
窒化膜のＳＯＩ抵抗素子形成領域上をフォトリソグラフ
ィ技術により開口し、このシリコン窒化膜をマスクとし
てＬＯＣＯＳ酸化を行うことにより、ＳＯＩ抵抗素子の
一部（ＬＯＣＯＳ酸化膜２２の下）の厚さを薄くした
後、ＳＯＩ抵抗素子形成領域の単結晶Ｓｉ層に不純物イ
オンを注入することにより、埋込酸化膜１２の上にはＳ
ＯＩ抵抗素子１３が形成される。この場合、ＬＯＣＯＳ
酸化膜２２を形成する工程と単結晶Ｓｉ層に不純物イオ
ンを注入する工程とを入れ替えることも可能である。ま
た、不純物イオンを注入する工程は、単結晶Ｓｉ層の上
部と下部を分けてイオン注入することが望ましい。な
お、その他の製造工程は第１の実施の形態と同様であ
る。

【００４８】上記第３の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。

【００４９】また、第３の実施の形態では、単結晶Ｓｉ
層にＬＯＣＯＳ酸化膜２２を形成することにより、ＳＯ
Ｉ抵抗素子１３に厚さの薄い領域を形成しているため、
第１の実施の形態に比べて膜厚の制御性良く厚さの薄い
領域を形成することが可能となる。

【００５０】図５（ａ）は、本発明に係る第４の実施の
形態による半導体抵抗素子を示す平面図であり、図５
（ｂ）は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面
図である。図５については、図４と同一部分には同一符
号を付し、異なる部分についてのみ説明する。

【００５１】ＳＯＩ抵抗素子１３において、厚さの薄い
領域１３ｂの不純物濃度を厚さの厚い領域１３ｃのそれ
より低濃度とする。つまり、厚さの薄い領域１３ｂの不
純物濃度を従来のＳＯＩ抵抗素子の不純物濃度より低く
し、厚さの厚い領域１３ｃの不純物濃度を従来のＳＯＩ
抵抗素子の不純物濃度と同程度とする。具体的には、厚
さの薄い領域１３ｂは、１０¹³〜１０¹⁸ｃｍ^-3程度の不
純物濃度とすることが好ましく、厚さの厚い領域１３ｃ
は、１０¹⁸〜１０²¹ｃｍ^-3程度の不純物濃度とすること
が好ましい。

【００５２】上記半導体抵抗素子を製造する場合、単結
晶Ｓｉ層にＬＯＣＯＳ酸化膜２２を形成した後、厚さの
薄い領域１３ｂに低濃度の不純物イオンを注入し、次
に、ＬＯＣＯＳ酸化膜２２及び素子分離膜１４をマスク
として厚さの厚い領域１３ｃに高濃度の不純物イオンを
自己整合的に注入することにより、埋込酸化膜１２の上
にはＳＯＩ抵抗素子１３が形成される。なお、その他の
製造工程は第３の実施の形態と同様である。

【００５３】上記第４の実施の形態においても第３の実
施の形態と同様の効果を得ることができる。さらに、第
４の実施の形態では、ＳＯＩ抵抗素子１３の厚さの薄い
領域１３ｂを厚さの厚い領域１３ｃより不純物濃度を低
くしているため、第３の実施の形態よりさらに抵抗率を
高くすることができる。従って、非常に高い抵抗素子を
さらに微小な面積で実現することが可能となり、さらな
る微細化、高集積化を実現することができる。

【００５４】図６（ａ）は、本発明に係る第５の実施の
形態による半導体抵抗素子を示す平面図であり、図６
（ｂ）は、図６（ａ）に示す６ｂ−６ｂ線に沿った断面
図である。図６については、図４と同一部分には同一符
号を付し、異なる部分についてのみ説明する。

【００５５】ＳＯＩ抵抗素子１３の厚さの厚い領域上に
は金属シリサイド膜２３が形成されている。この金属シ
リサイド膜２３は、種々のシリサイド膜を用いることが
可能であり、例えばＴｉシリサイド膜、Ｃｏシリサイド
膜、Ｎｉシリサイド膜などを用いることも可能である。

【００５６】第１コンタクトプラグ１６ａは金属シリサ
イド膜２３を介してＳＯＩ抵抗素子１３の一端に電気的
に接続されており、ＳＯＩ抵抗素子１３の他端は金属シ
リサイド膜２３を介して第２コンタクトホール１６ｂに
電気的に接続されている。

【００５７】上記半導体抵抗素子を製造する場合、ＳＯ
Ｉ抵抗素子形成領域の単結晶Ｓｉ層に不純物イオンを注
入した後に、抵抗素子領域のシリサイド化による低抵抗
化を防ぎつつ、ＬＯＣＯＳ酸化膜２２及び素子分離膜１
４をマスクとして自己整合的にＳＯＩ抵抗素子１３の厚
い領域に金属シリサイド膜２３を形成する。この金属シ
リサイド膜２３を形成する工程は、サリサイドプロセス
を用いることが望ましい。

【００５８】上記第５の実施の形態においても第３の実
施の形態と同様の効果を得ることができる。

【００５９】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、第１及び第２配線の材料としてＡ
ｌ合金膜を用いているが、第１及び第２の配線の材料と
してＣｕ合金膜を用いることも可能である。この場合、
第１及び第２の配線をダマシン法により形成することが
好ましい。

【００６０】

【発明の効果】以上説明したように本発明によれば、Ｓ
ＯＩ抵抗素子において厚さの薄い領域を設けている。し
たがって、微小な面積で非常に高い抵抗素子を形成でき
る半導体抵抗素子及びその製造方法を提供することがで
きる。

【図面の簡単な説明】

【図１】（ａ）は、本発明に係る第１の実施の形態によ
る半導体抵抗素子を示す平面図であり、（ｂ）は、
（ａ）に示す１ｂ−１ｂ線に沿った断面図である。

【図２】（ａ）〜（ｃ）は、図１に示す半導体抵抗素子
の製造方法を説明するための断面図である。

【図３】（ａ）は、本発明に係る第２の実施の形態によ
る半導体抵抗素子を示す平面図であり、（ｂ）は、
（ａ）に示す３ｂ−３ｂ線に沿った断面図である。

【図４】（ａ）は、本発明に係る第３の実施の形態によ
る半導体抵抗素子を示す平面図であり、（ｂ）は、
（ａ）に示す４ｂ−４ｂ線に沿った断面図である。

【図５】（ａ）は、本発明に係る第４の実施の形態によ
る半導体抵抗素子を示す平面図であり、（ｂ）は、
（ａ）に示す５ｂ−５ｂ線に沿った断面図である。

【図６】（ａ）は、本発明に係る第５の実施の形態によ
る半導体抵抗素子を示す平面図であり、（ｂ）は、
（ａ）に示す６ｂ−６ｂ線に沿った断面図である。

【図７】（ａ）は、従来の半導体抵抗素子を示す平面図
であり、（ｂ）は、（ａ）に示す７ｂ−７ｂ線に沿った
断面図である。

【図８】（ａ）は、他の従来の半導体抵抗素子を示す平
面図であり、（ｂ）は、（ａ）に示す８ｂ−８ｂ線に沿
った断面図である。

【符号の説明】

１１，１１１…支持基板（Ｓｉ基板） １２，１１２…埋込酸化膜 １３，１１３…ＳＯＩ抵抗素子 １３ａ…単結晶Ｓｉ層 １３ｂ…ＳＯＩ抵抗素子の厚さの薄い領域 １３ｃ…ＳＯＩ抵抗素子の厚さの厚い領域 １４，１１４…素子分離膜 １５，１１５…層間絶縁膜 １５ａ，１５ｂ，１１５ａ，１１５ｂ…コンタクトホー
ル １６ａ，１１６ａ…第１コンタクトプラグ １６ｂ，１１６ｂ…第２コンタクトプラグ １７ａ，１１７ａ…第１配線 １７ｂ，１１７ｂ…第２配線 ２２…ＬＯＣＯＳ酸化膜 ２３，１１８…金属シリサイド膜

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Claims (12)

【特許請求の範囲】
1. 【請求項１】 不純物イオンが導入されたＳＯＩ層から
   なるＳＯＩ抵抗素子を有する半導体抵抗素子であって、 該ＳＯＩ層はその厚さが厚い領域と薄い領域から構成さ
   れ、この薄い領域は、ＳＯＩ抵抗素子以外の他の素子領
   域の厚さより薄く形成されていることを特徴とする半導
   体抵抗素子。
2. 【請求項２】 上記薄い領域上に形成されたＬＯＣＯＳ
   酸化膜をさらに含むことを特徴とする請求項１に記載の
   半導体抵抗素子。
3. 【請求項３】 上記薄い領域の不純物濃度を上記厚い領
   域のそれより低くすることを特徴とする請求項１又は２
   に記載の半導体抵抗素子。
4. 【請求項４】 上記厚い領域上に形成された金属シリサ
   イド膜をさらに含むことを特徴とする請求項２に記載の
   半導体抵抗素子。
5. 【請求項５】 上記ＳＯＩ抵抗素子の一端は第１配線に
   電気的に接続されており、上記ＳＯＩ抵抗素子の他端は
   第２配線に電気的に接続されていることを特徴とする請
   求項１〜４のうちいずれか１項記載の半導体抵抗素子。
6. 【請求項６】 支持基板と、その上に形成された埋込酸
   化膜と、その上に形成されたＳＯＩ層と、を有するＳＯ
   Ｉ基板を準備する工程と、 ＳＯＩ層におけるＳＯＩ抵抗素子形成領域の一部をエッ
   チングすることにより、該一部をＳＯＩ抵抗素子以外の
   他の素子領域の厚さより薄くする工程と、 ＳＯＩ層におけるＳＯＩ抵抗素子形成領域に不純物を導
   入することによりＳＯＩ抵抗素子を形成する工程と、 を具備することを特徴とする半導体抵抗素子の製造方
   法。
7. 【請求項７】 上記ＳＯＩ抵抗素子を形成する工程は、
   ＳＯＩ抵抗素子形成領域の厚さを薄くした領域に第１濃
   度の不純物を導入し、ＳＯＩ抵抗素子形成領域の厚さを
   厚くした領域に第１濃度より高濃度である第２濃度の不
   純物を導入する工程であることを特徴とする請求項６に
   記載の半導体抵抗素子の製造方法。
8. 【請求項８】 支持基板と、その上に形成された埋込酸
   化膜と、その上に形成されたＳＯＩ層と、を有するＳＯ
   Ｉ基板を準備する工程と、 ＳＯＩ層の一部の表面にＬＯＣＯＳ酸化膜を形成するこ
   とにより、該一部をＳＯＩ抵抗素子以外の他の素子領域
   の厚さより薄くする工程と、 ＳＯＩ層におけるＳＯＩ抵抗素子形成領域に不純物を導
   入することによりＳＯＩ抵抗素子を形成する工程と、 を具備することを特徴とする半導体抵抗素子の製造方
   法。
9. 【請求項９】 上記ＳＯＩ抵抗素子を形成する工程は、
   ＳＯＩ層におけるＳＯＩ抵抗素子形成領域の下部に不純
   物を導入する工程と、ＳＯＩ層におけるＳＯＩ抵抗素子
   形成領域の上部に不純物を導入する工程と、からなるこ
   とを特徴とする請求項８に記載の半導体抵抗素子の製造
   方法。
10. 【請求項１０】 上記ＳＯＩ抵抗素子を形成する工程の
    後に、ＬＯＣＯＳ酸化膜をマスクとしてＳＯＩ層上に金
    属シリサイド膜を形成する工程をさらに含むことを特徴
    とする請求項８又は９に記載の半導体抵抗素子の製造方
    法。
11. 【請求項１１】 上記ＳＯＩ抵抗素子を形成する工程
    は、ＬＯＣＯＳ酸化膜下のＳＯＩ層の厚さの薄い領域に
    第１濃度の不純物を導入する工程と、ＬＯＣＯＳ酸化膜
    をマスクとしてＳＯＩ層の厚さの厚い領域に第１濃度よ
    り高濃度である第２濃度の不純物イオンを注入する工程
    と、からなることを特徴とする請求項８に記載の半導体
    抵抗素子の製造方法。
12. 【請求項１２】 上記ＳＯＩ抵抗素子を形成する工程の
    後に、ＳＯＩ抵抗素子上に層間絶縁膜を形成する工程
    と、この層間絶縁膜に該ＳＯＩ抵抗素子に電気的に接続
    されたコンタクトプラグを形成する工程と、層間絶縁膜
    上に該コンタクトプラグに電気的に接続された配線を形
    成する工程と、をさらに含むことを特徴とする請求項５
    〜１１のうちいずれか１項記載の半導体抵抗素子の製造
    方法。