KR100480577B1 - 버티드콘택을갖는반도체장치및그제조방법 - Google Patents

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Abstract

실리사이드 공정을 적용한 구조에서 버티드 콘택을 갖는 반도체 장치 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 장치는 반도체 기판의 소정 영역에 활성 영역 및 비활성 영역을 한정하도록 형성된 소자 분리막과, 상기 소자 분리막을 사이에 두고 상기 활성 영역상에 게이트 산화막을 개재하여 형성된 제1 및 제2 게이트 전극과, 상기 소자 분리막 및 상기 소자 분리막 주위의 활성 영역 상부에 형성된 연결용 패드와, 상기 제1 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과, 상기 제2 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 제2 도전형의 활성 영역과, 상기 연결용 패드를 매개로 하여 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역을 전기적으로 연결시키는 금속 실리사이드층을 갖춘다. 이를 형성하기 위하여, 상기 소자 분리막 양측의 활성 영역상에 각각 위치되는 제1 및 제2 게이트 전극과, 상기 소자 분리막 및 그 주위의 활성 영역을 덮는 연결용 패드를 동시에 형성한다. 상기 연결용 패드를 매개로 하여 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역을 전기적으로 연결시키는 금속 실리사이드층을 형성한다.

Description

버티드 콘택을 갖는 반도체 장치 및 그 제조 방법{Semiconductor device having butted contact and manufacturing method therefor}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 버티드 콘택을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가할수록 다층 배선 구조 (multi-layered interconnection structure)가 널리 사용된다. 이러한 다층 배선 구조에 있어서 상부 배선과 하부 배선을 서로 연결시키기 위한 콘택 기술은 반도체 장치의 제조 공정에 필수적으로 사용된다. 콘택 기술에는 여러 가지가 있으며, 이들 콘택 기술중 인접한 두 종류의 배선을 서로 연결시키기 위한 버티드 콘택 기술은 주로 SRAM 셀의 노드(node) 콘택을 형성하는 데 널리 사용된다.
한편, 반도체 기판 표면에 형성되는 소자의 활성 영역은 불순물 도핑에 따라 N형 활성 영역과 P형 활성 영역으로 구분된다. CMOS 공정에서 N형 MOS 트랜지스터는 게이트 전극 및 N형 활성 영역으로 구성된 소스/드레인 영역을 갖고 있으며, P형 MOS 트랜지스터는 게이트 전극 및 P형 활성 영역으로 구성된 소스/드레인 영역을 갖고 있다. 이러한 서로 다른 불순물로 도핑된 N형 및 P형 활성 영역은 회로 장치 동작을 위해 전기적으로 연결되어야 하는 경우가 있다.
도 1a 내지 도 1e는 게이트 전극과 반도체 기판의 활성 영역의 표면 저항을 줄이고자 실리사이드 공정을 적용한 구조에서 N형 및 P형 활성 영역을 전기적으로 연결시키기 위한 콘택을 갖는 반도체 장치를 제조하는 종래의 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, P형으로 도핑된 반도체 기판(10)의 소정 영역에 활성 영역 및 비활성 영역을 한정하는 소자 분리막(12)을 트렌치 소자 분리 방법에 의하여 형성한다. 그 후, 상기 반도체 기판(10)에 N-웰 영역(14)과 게이트 산화막(16)을 형성하고, 그 위에 제1 및 제2 게이트 전극(22, 24)을 형성한다. 상기 제1 및 제2 게이트 전극(22, 24)은 불순물로 도핑된 폴리실리콘막으로 형성한다.
이어서, 상기 제1 및 제2 게이트 전극(22, 24)을 이온 주입 마스크로 하여 상기 반도체 기판(10)의 표면에 불순물 이온을 주입함으로써 저농도 불순물로 도핑된 N형 활성 영역(26, 27) 및 P형 활성 영역(28, 29)을 형성한다. 그 후, 상기 제1 및 제2 게이트 전극(22, 24)의 측벽에 각각 절연막으로 이루어지는 스페이서(34, 36)를 형성한다.
도 1b를 참조하면, 상기 제1 및 제2 게이트 전극(22, 24)과, 그 측벽에 형성된 스페이서(34, 36)를 이온 주입 마스크로 하여 상기 반도체 기판(10)의 표면에 불순물 이온을 주입함으로써 고농도 불순물로 도핑된 N형 활성 영역(41, 42) 및 P형 활성 영역(43, 44)을 형성하여 각각 소스/드레인 영역을 형성한다. 그 후, 결과물 전면에 Ti, Co, Mo 등의 고융점 금속으로 이루어지는 금속층(50)을 CVD(Chemical Vapor Deposition) 방법에 의하여 형성한다.
도 1c를 참조하면, 상기 결과물을 소정의 온도에서 열처리하여 상기 제1 및 제2 게이트 전극(22, 24)의 표면 및 상기 각 소스/드레인 영역의 표면에 각각 금속 실리사이드층(52, 54, 56, 57, 58, 59)을 형성한다. 이를 위하여, 상기 열처리 단계에서 예를 들면 400 ∼ 650℃의 저온에 의한 제1 열처리 단계와, 700 ∼ 870℃에서의 제2 열처리 단계를 행한다.
그 후, 상기 결과물 전면에 절연막을 형성한 후 패터닝하여 상기 금속 실리사이드층(52, 56, 57, 58)의 일부를 각각 노출시키는 홀(H)을 포함하는 절연막 패턴(60)을 형성한다.
도 1d를 참조하면, 상기 홀(H) 내부 및 상기 절연막 패턴(60)의 상면에 TiN막을 얇게 형성하고, 텅스텐막을 상기 홀(H)이 매립되기에 충분한 두께로 형성한 후, CMP(Chemical Mechanical Polishing) 공정에 의하여 상기 홀(H) 외부에 존재하는 텅스텐막 및 TiN막을 제거하여 상기 홀(H) 내부에 각각 배리어(barrier) 금속층(72a, 72b, 72c, 72d)과 텅스텐 플러그(74a, 74b, 74c, 74d)를 형성한다.
도 1e를 참조하면, 상기 결과물상에 도전 물질을 증착한 후 패터닝하여 상기 텅스텐 플러그(74a, 74b)를 상호 연결시키는 제1 도전막 패턴(80) 및 상기 텅스텐 플러그(74c, 74d)를 상호 연결시키는 제2 도전막 패턴(82)을 형성한다.
이로써, N형 활성 영역(42)과 P형 활성 영역(43)이 상기 텅스텐 플러그(74c, 74d)와 제2 도전막 패턴(82)에 의하여 전기적으로 연결된다.
상기한 바와 같은 종래의 방법에 의하여 N형 및 P형 활성 영역을 전기적으로 연결시키기 위한 콘택을 갖는 반도체 장치를 제조하는 경우에는 공정이 복잡할 뿐 만 아니라 수직 구조가 복잡하고, 수직 방향으로의 적층 구조가 높아지는 단점이 있다.
도 2는 다른 종래의 방법에 따라 N형 및 P형 활성 영역을 전기적으로 연결시키는 구조를 갖는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 도 1a 내지 도 1c를 참조하여 설명한 바와 같은 방법으로 반도체 기판(110)상에 소자 분리막(112), N-웰 영역(114), 게이트 산화막(116), 제1 및 제2 게이트 전극(122, 124), 스페이서(134, 136), N형 활성 영역(141, 142) 및 P형 활성 영역(143, 144)으로 이루어지는 소스/드레인 영역을 형성하고, 상기 제1 및 제2 게이트 전극(122, 124)의 표면 및 상기 각 소스/드레인 영역(141, 142, 143, 144)의 표면에 각각 금속 실리사이드층(152, 156, 157, 158, 159)을 형성한다.
그 후, 상기 결과물상에 Ti, TiN, TaN 등의 도전 물질을 증착하고 사진 식각 공정에 의하여 패터닝하여 상기 금속 실리사이드층(152, 156)을 상호 연결시키는 제1 도전막 패턴(180) 및 상기 금속 실리사이드층(157, 158)을 상호 연결시키는 제2 도전막 패턴(182)을 형성한다. 이로써, N형 활성 영역(142)과 P형 활성 영역(143)이 상기 제2 도전막 패턴(182)에 의하여 전기적으로 연결된다.
상기한 방법에 의하여 반도체 장치를 제조하는 경우에는 그 제조 공정은 비교적 간단하다. 하지만, 제1 및 제2 도전막 패턴을 구성하는 TiN의 비저항이 40 ∼ 150μΩㆍcm로서 비교적 높은 저항을 갖는 단점이 있다. 또한, 상기 제1 및 제2 도전막 패턴을 패터닝하기 위한 식각 공정에서 하부에 위치한 금속 실리사이드층과의 식각 선택비가 높지 않으므로, 상기 금속 실리사이드층이 일부 제거되어 게이트 전극 및 활성 영역의 표면 저항이 증가되는 문제가 있다.
본 발명의 목적은 반도체 장치의 N형 활성 영역과 P형 활성 영역을 낮은 저항을 갖는 도전층에 의하여 전기적으로 연결시킬 수 있고, 수직 방향으로의 적층 구조가 높아지지 않는 단순한 구조를 가지는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 장치를 간단한 공정에 의하여 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는 반도체 기판의 소정 영역에 활성 영역 및 비활성 영역을 한정하도록 형성된 소자 분리막과, 상기 소자 분리막을 사이에 두고 상기 활성 영역상에 게이트 산화막을 개재하여 형성된 제1 및 제2 게이트 전극과, 상기 소자 분리막 및 상기 소자 분리막 주위의 활성 영역 상부에 형성된 연결용 패드와, 상기 제1 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과, 상기 제2 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 제2 도전형의 활성 영역과, 상기 연결용 패드를 매개로 하여 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역을 전기적으로 연결시키는 금속 실리사이드층을 갖춘다.
상기 제1 및 제2 게이트 전극과 상기 연결용 패드는 불순물이 도핑된 폴리실리콘으로 구성된다.
상기 금속 실리사이드층은 Ti, Co 및 Mo로 이루어지는 군에서 선택되는 어느 하나의 금속 실리사이드로 구성된다.
또한, 상기 제1 게이트 전극과 상기 제1 도전형의 활성 영역을 전기적으로 연결시키는 도전층을 더 포함할 수 있으며, 상기 도전층은 상기 금속 실리사이드층과 동일 물질로 구성된다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조 방법에서는 반도체 기판의 소정 영역에 활성 영역 및 비활성 영역을 한정하는 소자 분리막을 형성한다. 상기 활성 영역상에 게이트 절연막을 형성한다. 상기 소자 분리막 양측의 활성 영역상에 각각 위치되는 제1 및 제2 게이트 전극과, 상기 소자 분리막 및 그 주위의 활성 영역을 덮는 연결용 패드를 동시에 형성한다. 상기 제1 및 제2 게이트 전극의 측벽 및 상기 연결용 패드의 측벽에 각각 절연막 스페이서를 형성한다. 상기 연결용 패드의 측벽에 형성된 스페이서를 제거한다. 상기 제1 게이트 전극 양측의 반도체 기판 표면에 제1 도전형의 활성 영역을 형성한다. 상기 제2 게이트 전극 양측의 반도체 기판 표면에 제2 도전형의 활성 영역을 형성한다. 상기 연결용 패드를 매개로 하여 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역을 전기적으로 연결시키는 금속 실리사이드층을 형성한다.
상기 소자 분리막은 트렌치 소자 분리 방법에 의하여 형성된다.
상기 제1 및 제2 게이트 전극과 상기 연결용 패드는 불순물이 도핑된 폴리실리콘으로 구성된다.
또한, 상기 연결용 패드는 상기 소자 분리막보다 더 큰 폭을 가지도록 형성된다.
상기 금속 실리사이드층을 형성하는 단계는 상기 제1 및 제2 도전형의 활성 영역이 형성된 결과물 전면에 고융점 금속으로 이루어지는 금속층을 형성하는 단계와, 상기 금속층이 형성된 결과물을 소정의 온도에서 열처리하는 단계를 포함한다.
바람직하게는, 상기 열처리 단계는 상기 금속층이 형성된 결과물을 400 ∼ 670℃의 온도로 열처리하는 제1 열처리 단계와, 상기 제1 열처리 단계후 미반응된 금속층을 제거하는 단계와, 상기 미반응된 금속층이 제거된 결과물을 700 ∼ 870℃의 온도로 열처리 하는 제2 열처리 단계를 포함한다.
또한 바람직하게는, 상기 연결용 패드의 측벽에 형성된 스페이서를 제거하는 단계에서 상기 제1 게이트 전극의 한 측벽에 형성된 스페이서도 동시에 제거되고, 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역을 전기적으로 연결시키는 금속 실리사이드층을 형성하는 단계에서 상기 제1 게이트 전극과 제1 도전형의 활성 영역을 전기적으로 연결시키는 도전층이 동시에 형성된다. 여기서, 상기 도전층은 상기 금속 실리사이드층과 동일 물질로 구성된다.
본 발명에 의하면, 단순한 구조에 의하여 수직 방향으로의 적층 구조가 높아지지는 것을 피할 수 있으며, 이와 같은 구조를 형성하는 것도 간단한 공정에 의하여 가능하게 된다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a를 참조하면, P형으로 도핑된 반도체 기판(210)의 소정 영역에 활성 영역 및 비활성 영역을 한정하는 소자 분리막(212)을 트렌치 소자 분리 방법에 의하여 형성한다. 그 후, 상기 반도체 기판(210)에 N-웰 영역(214)과 게이트 산화막(216)을 형성하고, 그 위에 불순물이 도핑된 폴리실리콘막을 형성한 후 이를 패터닝하여, 상기 소자 분리막 양측의 활성 영역상에는 제1 및 제2 게이트 전극(222, 224)을 형성하는 동시에 상기 소자 분리막(212) 위에는 상기 소자 분리막(212)의 폭보다 더 큰 폭을 가지고 상기 소자 분리막(212) 및 그 주위의 활성 영역을 덮는 연결용 패드(220)를 형성한다.
이어서, 상기 제1 및 제2 게이트 전극(222, 224)과 연결용 패드(220)를 이온 주입 마스크로 하여 상기 반도체 기판(210)의 표면에 불순물 이온을 주입함으로써 저농도 불순물로 도핑된 N형 활성 영역(226) 및 P형 활성 영역(227)을 형성한다. 그 후, 상기 제1 및 제2 게이트 전극(222, 224)의 측벽 및 상기 연결용 패드(220)의 측벽에 각각 절연막, 예를 들면 질화막 또는 산화막으로 이루어지는 제1 및 제2 스페이서(234, 236) 및 패드 스페이서(230)를 형성한다.
도 3b를 참조하면, 포토레지스트 패턴(240)을 이용한 사진 식각 공정을 이용하여, 상기 연결용 패드(220)의 양측벽에 형성된 패드 스페이서(230)와 상기 제1 게이트 전극(222)의 한쪽 측벽에 형성된 제1 스페이서(234)를 건식 식각 방법에 의하여 선택적으로 식각하여 제거한다. 이 때, 상기 패드 스페이서(230) 및 제1 스페이서(234)를 제거하기 위한 건식 식각 공정시에 노출되는 상기 반도체 기판(210)의 표면이 손상되면 후속의 실리사이드 공정에서 살리사이드(salicide)의 이상 성장 및 보이드(void) 발생을 유발할 수 있으므로, 반도체 기판(210)에 대하여 높은 식각 선택비를 가지는 조건으로 상기 건식 식각 공정을 진행한다.
도 3c를 참조하면, 상기 포토레지스트 패턴(240)을 제거한 후, 상기 결과물상에 상기 N-웰 영역(214)을 제외한 부분을 노출시키는 포토레지스트 패턴(250)을 형성하고, 상기 포토레지스트 패턴(250), 제1 게이트 전극(222) 및 그 한 측벽에 형성된 제1 스페이서(234), 노출된 연결용 패드(220)를 이온 주입 마스크로 하여 상기 반도체 기판(210)의 표면에 불순물 이온을 주입함으로써 고농도 불순물로 도핑된 N형 활성 영역(246)으로 이루어지는 소스/드레인 영역을 형성한다.
도 3d를 참조하면, 상기 포토레지스트 패턴(250)을 제거한 후, 상기 결과물상에 상기 N-웰 영역(214)을 노출시키는 포토레지스트 패턴(260)을 형성하고, 상기 포토레지스트 패턴(260), 제2 게이트 전극(224) 및 그 양 측벽에 형성된 제2 스페이서(236), 노출된 연결용 패드(220)를 이온 주입 마스크로 하여 상기 반도체 기판(210)의 표면에 불순물 이온을 주입함으로써 고농도로 도핑된 P형 활성 영역(248)으로 이루어지는 소스/드레인 영역을 형성한다.
도 3e를 참조하면, 상기 포토레지스트 패턴(260)을 제거한 후, 상기 결과물 전면에 Ti, Co, Mo 등의 고융점 금속으로 이루어지는 금속층(270)을 CVD 방법으로 형성한다.
도 3f를 참조하면, 상기 금속층(270)이 형성된 결과물을 소정의 온도에서 열처리하여 상기 제1 및 제2 게이트 전극(222, 224)의 표면 및 상기 연결용 패드(220)의 표면과, 상기 반도체 기판(210)의 노출된 표면 즉 노출된 각 소스/드레인 영역의 표면에 각각 낮은 면저항을 갖는 안정된 상(stable phase)의 금속 실리사이드층(280)을 형성한다.
상기 열처리 단계는, 예를 들면, 상기 금속층(270)이 형성된 결과물을 400℃ ∼ 670℃의 온도로 열처리하여 상기 소스/드레인 영역을 구성하는 단결정 실리콘과, 상기 제1 및 제2 게이트 전극(222, 224) 및 연결용 패드(220)를 구성하는 폴리실리콘이 상기 금속층(270)을 구성하는 고융점 금속과 반응하도록 함으로써 비교적 높은 면저항을 갖는 중간상(metastable phase)의 금속 실리사이드층을 형성하는 제1 열처리 단계와, 상기 결과물에서 미반응된 금속층(270)을 황산 용액을 사용하여 습식으로 제거하는 단계와, 상기 미반응된 금속층(270)이 제거된 결과물을 700 ∼ 870℃의 고온으로 열처리하여 낮은 면저항을 갖는 안정된 상의 금속 실리사이드층(280)을 형성하는 제2 열처리 단계를 포함한다. 이로써, 낮은 저항의 제1 및 제2 게이트 전극(222, 224) 및 활성 영역이 얻어진다.
그 결과, 상기 게이트 전극(222)과 N형 활성 영역(246)으로 이루어지는 소스/드레인 영역이 상기 금속 실리사이드층(280)에 의하여 버티드 콘택으로 연결되고, N형 활성 영역(246)과 P형 활성 영역(248)이 상기 연결용 패드(220)를 매개로 하여 형성된 금속 실리사이드층(280)에 의하여 전기적으로 연결된다.
상기한 바와 같이, 본 발명에 의하면 게이트 전극과 반도체 기판의 활성 영역의 표면 저항을 줄이고자 실리사이드 공정을 적용한 구조에서 상부에 도전층을 추가로 형성하지 않고도 N형 활성 영역과 P형 활성 영역이 연결용 패드를 매개로 하여 낮은 면저항을 가지는 안정된 상의 금속 실리사이드층에 의하여 전기적으로 연결 가능하게 된다. 따라서, 단순한 구조에 의하여 수직 방향으로의 적층 구조가 높아지는 것을 피할 수 있으며, 이와 같은 구조를 형성하는 것도 간단한 공정에 의하여 가능하게 된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1e는 실리사이드 공정을 적용한 구조에서 N형 및 P형 활성 영역을 전기적으로 연결시키기 위한 콘택을 갖는 반도체 장치를 제조하는 종래의 방법을 설명하기 위한 단면도들이다.
도 2는 다른 종래의 방법에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 반도체 기판, 212 : 소자 분리막
214 : N-웰 영역, 216 : 게이트 산화막
220 : 연결용 패드, 222 : 제1 게이트 전극
224 : 제2 게이트 전극, 230 : 패드 스페이서
234 : 제1 스페이서, 236 : 제2 스페이서
240, 250, 260 : 포토레지스트 패턴
246 : N형 활성 영역, 248 : P형 활성 영역
270 : 금속층, 280 : 금속 실리사이드층

Claims (8)

  1. 반도체 기판의 소정 영역에 활성 영역 및 비활성 영역을 한정하도록 형성된 소자 분리막과,
    상기 소자 분리막을 사이에 두고 상기 활성 영역상에 게이트 산화막을 개재하여 형성된 제1 및 제2 게이트 전극과,
    상기 소자 분리막 및 상기 소자 분리막 주위의 활성 영역 상부에 형성되어 있고 측벽 및 상면을 가지는 연결용 패드와,
    상기 제1 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과,
    상기 제2 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 제2 도전형의 활성 영역과,
    상기 연결용 패드의 측벽 및 상면을 덮도록 형성되고 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역을 전기적으로 연결시키는 금속 실리사이드층을 포함하고,
    상기 금속 실리사이드층은 Ti 실리사이드 또는 Co 실리사이드로 구성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 게이트 전극과 상기 연결용 패드는 동일한 물질로 구성된 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 게이트 전극과 상기 연결용 패드는 불순물이 도핑된 폴리실리콘으로 구성된 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 소정 영역에 활성 영역 및 비활성 영역을 한정하는 소자 분리막을 형성하는 단계와,
    상기 활성 영역상에 게이트 절연막을 형성하는 단계와,
    상기 소자 분리막 양측의 활성 영역상에 각각 위치되는 제1 및 제2 게이트 전극과, 상기 소자 분리막 및 그 주위의 활성 영역을 덮는 연결용 패드를 동시에 형성하는 단계와,
    상기 제1 및 제2 게이트 전극의 측벽 및 상기 연결용 패드의 측벽에 각각 절연막 스페이서를 형성하는 단계와,
    상기 연결용 패드의 측벽에 형성된 스페이서를 제거하여 상기 연결용 패드의 측벽을 노출시키는 단계와,
    상기 제1 게이트 전극 양측의 반도체 기판 표면에 제1 도전형의 활성 영역을 형성하는 단계와,
    상기 제2 게이트 전극 양측의 반도체 기판 표면에 제2 도전형의 활성 영역을 형성하는 단계와,
    상기 제1 및 제2 게이트, 상기 스페이서, 및 상기 연결용 패드 위에 Ti 또는 Co로 이루어지는 금속층을 형성하는 단계와,
    상기 금속층이 형성된 결과물을 소정의 온도에서 열처리하여 상기 제1 및 제2 게이트의 상면과 상기 연결용 패드의 측벽 및 상면 위에 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 소자 분리막은 트렌치 소자 분리 방법에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제1 및 제2 게이트 전극과 상기 연결용 패드는 불순물이 도핑된 폴리실리콘으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 상기 연결용 패드는 상기 소자 분리막보다 더 큰 폭을 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서, 상기 열처리 단계는
    상기 금속층이 형성된 결과물을 400 ∼ 670℃의 온도로 열처리하는 제1 열처리 단계와,
    상기 제1 열처리 단계후 미반응된 금속층을 제거하는 단계와,
    상기 미반응된 금속층이 제거된 결과물을 700 ∼ 870℃의 온도로 열처리 하는 제2 열처리 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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