KR100223999B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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마사토시 기무라
마사오 수기야마
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

게이트 전극과 소스·드레인 영역을 형성한 후, N이온 또는 O이온이 레지스트 마스크를 사용하여 소정 영역에 주입되고, Ti층이 기판의 전면에 퇴적된 후, Ti층이 열처리에 의해 자기정합으로 실리사이드화 되어, 고저항 TixNySiz 혼합층이 게이트 전극과 소스·드레인 영역(10)상에 소정 영역으로 형성되고, 저저항 TiSi2층(12)은 다른 영역에 형성된다.

Description

반도체 장치 및 그의 제조방법
상기와 같이, 소스·드레인 영역(10) 형성후에 제2TEOS막(14a)을 마스크로서 살라사이드 기술을 사용하면 상술한 바와 같은 소스·드레인 영역(10)의 불순물 분포가 다른 문제는 해소되지만, 제2TEOS막(14a)을 패터닝할 때, 제2측벽(16)이 게이트 전극(5) 측면에 형성되어 버린다.
이 때문에 NMOS 트랜지스터 B에 있어서, 소스·드레인 영역(10) 상의 TiSi2층(12)의 면적이 제2측벽(16)만큼 감소하여 버리고, 소스·드레인간에 있어서는 제2측벽(16) 하층의 확산층 저항이 직렬 저항으로 되어, 소자의 동작속도가 열화하는 것이었다.
본 발명은 이와 같은 문제점을 해소하기 위하여 이루어진 것으로서 실리사이드 기술을 사용하여 실리콘으로된 도전층상에 저저항 실리사이드층을 형성하는 반도체 장치에 있어서, 선택적으로 상기 저저항 실리사이드층을 형성하지 않은 고저항 영역을 설치하고, 상기 저저항 실리사이드층의 형성영역과 고저항 영역에서 소스·드레인 영역의 불순물 분포가 다르지 않고, 또한 상기 형성영역에 있어서 저저항 실리사이드층의 면적이 감소하여 저항증가에 의해 소자의 동작속도가 열화하는 것이 방지된 고속으로 신뢰성이 높은 반도체 장치를 얻는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판상에 실리콘으로 되는 도전층과, 이 도전층상에 살리사이드 기술에 의해 형성된 실리사이드층을 가지며, 상기 실리사이드층의 일부를 N이온 혹은 O이온이 도입된 고저항 실리사이드층으로 구성한 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 단결정 실리콘으로된 반도체 기판에 폴리실리콘으로된 도전층으로서 게이트 전극을 형성하고 이온주입에 의해 LDD 영역을 형성한 후, 상기 게이트 전극의 측면에 측벽을 형성하고, 그후 이온주입에 의해 도전층으로 되는 소스·드레인 영역을 형성하는 공정과, 그후 레지스트 마스크를 사용하여 소정의 영역에 N이온 또는 O이온을 주입하는 공정과, 상기 반도체 기판상의 전면에 금속층을 퇴적하는 공정과, 상기 반도체 기판에 열처리를 행하는 것에 의해 상기 게이트 전극상 및 상기 소스·드레인 영역상의 상기 금속층을 자기정합적으로 실리사이드화 하고, 그후 미반응의 상기 금속층을 제거하는 공정과를 가지는 것이다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조방법은, 게이트 전극 및 소스·드레인 영역을 형성한 후, N이온 또는 O이온을 소정의 영역에 주입하고, 그 후 전면에 금속층을 퇴적하여 열처리에 의해 자기정합적으로 실리사이드화 하는 것에 의해 N이온 주입영역 또는 O이온 주입영역의 상기 게이트 전극상 및 상기 소스·드레인 영역상에 고정항 실리사이드층을 상기 주입영역 이외의 상기 게이트 전극상 및 상기 소스·드레인 영역상에 저저항 실리사이드층을 형성하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법은, 게이트 전극 및 소스·드레인 영역을 형성한 후, 전면에 금속층을 퇴적한 후, N이온 또는 O이온을 소정의 영역에 주입하고, 그 후 열처리에 의해 상기 금속층을 자기정합적으로 실리사이드화 하는 것에 의해 N이온 주입영역 또는 O이온 주입영역의 상기 게이트 전극상 및 상기 소스·드레인 영역상에 고저항 실리사이드층을 상기 주입영역 이외의 상기 게이트 전극상 및 상기 소스·드레인 영역상에 저저항 실리사이드층을 형성하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법은, 게이트 전극 및 소스·드레인 영역을 형성한 후, 전면에 금속층을 퇴적하여 열처리에 의해 자기정합적으로 실리사이드화 하고, 그후 N이온 또는 O이온을 소정의 영역에 주입하는 것에 의해 N이온 주입영역 또는 O이온 주입영역의 상기 게이트 전극상 및 상기 소스·드레인 영역상에 고저항 실리사이드층을 상기 주입영역 이외의 상기 게이트 전극상 및 상기 소스·드레인 영역상에 저 저항 실리사이드층을 형성하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법은, 게이트 전극 및 소스·드레인 영역을 형성한 후 상기 게이트 전극상 및 상기 소스·드레인 영역상에 에피택셜층을 선택 성장시키고, 그 후 N이온 또는 O이온의 주입 및 금속층의 퇴적을 행하는 것이다.
본 발명의 또다른 실시예에 따른 반도체 장치의 제조방법은, 반도체 기판상의 전면에 금속층으로서 Ti층을 퇴적하고, 그 위에 전면의 H2SO4/H2O2에 내성을 가지는 보호막을 형성하고, 이어서 레지스트 마스클 사용하여 소정의 영역에 N이온 또는 O이온을 주입하고, 그후 상기 레지스트 마스크 제거한 후, H2SO4/H2O2를 사용하여 상기 레지스트 마스크의 잔존물 제거를 행하고, 이어서, 상기 보호막을 제거하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법은, 단결정 실리콘으로된 반도체 기판에, 폴리실리콘으로된 게이트 전극을 형성하고, 이온 주입에 의해 LDD영역을 형성한 후, 상기 게이트 전극의 측면에 측벽을 형성하고, 그 후 이온주입에 의해 소스·드레인 영역을 형성하는 공정과, 그 후 상기 반도체 기판상의 소정영역에 선택적으로 금속층을 형성하는 공정과, 상기 반도체 기판에 열처리를 시행하는 것에 의해 상기 게이트 전극상 및 상기 소스·드레인 영역상의 상기 금속층을 자기정합적으로 실리사이드화 하고, 그후 미반응의 상기 금속층을 제거하는 공정과를 가지고, 상기 게이트 전극상 및 상기 소스·드레인 영역상에 저저항 실리사이드층의 형성영역과 비형성영역을 설치하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법은 반도체 기판상의 전면에 금속층으로서 Ti층을 퇴적하고, 그 위의 전면에 H2SO4/H2O2에 내성을 가지는 보호막을 형성하고, 이어서 레지스트 마스크를 사용하여 상기 보호막을 에칭 제거하여 소정영역에 잔존시키고, 이어서 상기 레지스트 마스크를 제거한 후, H2SO4/H2O2를 사용하여 상기 레지스트 마스크의 잔존물을 제거하고, 이어서 상기 보호막을 마스크로하여 하부의 상기 Ti층을 에칭 제거한 후, 상기 보호막을 제거하는 것에 의해 상기 반도체 기판상의 소정 영역에 선택적으로 금속층을 형성하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법은, 보호막으로서 Si3N4층을 사용하는 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 반도체 기판상에 실리콘으로된 도전층과 이 도전층상에 실리사이드 기술에 의해 형성된 실리사이드층을 가지고, 외부 패드에 접속되는 상기 도전층상에 상기 외부 패드에의 접속을 위한 콘택홀부를 둘러싸는 환상으로 N이온 혹은 O이온이 도입된 고저항 실리사이드층을 형성하거나, 혹은 실리사이드층을 형성하지 않은 것에 의해 고저항 영역을 형성한 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 외부 패드와 입력 드라이버의 게이트 전극의 양측에 각각 접속되는 출력 드라이버의 소스·드레인 영역상에서 상기 외부 패드에의 접속을 위한 콘택홀 A가 상기 입력 드라이버의 상기 게이트 전극에의 접속을 위한 콘택홀 B에 대하여 상기 출력 드라이버의 상기 게이트 전극측에 배설되어, 상기 콘택홀 A부를 상기 콘택홀 B부의 사이 및 주위에 N이온 혹은 O이온이 도입된 고저항 실리사이드층을 형성하거나, 혹은 실리사이드층을 형성하지 않은 것에 의해 고저항 영역을 형성한 것이다.
본 발명의 또다른 실시예에 따른 반도체 장치는, 외부 패드 출력 드라이버의 소스·드레인 영역 및 드라이버의 게이트 전극이 접속된 배선층으로 순차 접속되어, 상기 출력 드라이버의 상기 소스·드레인 영역상에 있어서 상기 배선층의 콘택홀부의 주위와 상기 배선층과 접속하는 상기 입력 드라이버의 상기 게이트 전극상에 N이온 혹은 O이온이 도입된 고저항 실리사이드층을 형성하거나, 혹은 실리사이드층을 형성하지 않은 것에 의해 고저항 영역을 형성한 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 고저항 실리사이드층을 소스·드레인 영역과 필드 절연막의 경계부 근방에는 형성하지 않은 것이다.
제1도는 본 발명의 실시예 1에 의한 반도체 장치의 구조 및 제조방법을 표시하는 단면도.
제2도는 본 발명의 실시예 2에 의한 반도체 장치의 제조방법을 표시하는 단면도.
제3도는 본 발명의 실시예 3에 의한 반도체 장치의 제조방법을 표시하는 단면도.
제4도는 본 발명의 실시예 4에 의한 반도체 장치의 제조방법을 표시하는 단면도.
제5도는 본 발명의 실시예 5에 의한 반도체 장치의 제조방법을 표시하는 단면도.
제6도는 본 발명의 실시예 6에 의한 반도체 장치의 제조방법을 표시하는 단면도.
제7도는 본 발명의 실시예 7에 의한 반도체 장치의 등가회로도 및 레이아웃 패턴도.
제8도는 본 발명의 실시예 8에 의한 반도체 장치의 레이아웃 패턴도.
제9도는 본 발명의 실시예 9에 의한 반도체 장치의 레이아웃 패턴도.
제10도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제11도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제12도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제13도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제14도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제15도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제16도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제17도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제18도는 종래의 반도체 장치의 제조방법의 일공정을 표시하는 단면도.
제19도는 종래의 반도체 장치의 문제점을 설명하는 단면도.
제20도는 종래의 반도체 장치의 제조방법을 표시하는 단면도.
제21도는 종래의 반도체 장치의 제조방법을 표시하는 단면도.
*도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 5 : 게이트 전극
7 : LDD 영역 9 : 측벽
10 : 소스·드레인 영역 11,11a : Ti층
12 : TiSi2층 17 : 포트레지스트막
19 : TixNySiz 믹싱층 22 : 선택 에피택셜 성장층
24,24a : Si3N4층 27a~27d : 금속 배선층
28,28a : 게이트 전극 29a~29c : 소스·드레인 영역
30a~30c : 소스·드레인 영역 31a : 콘택홀 A
31b : 콘택홀 B 33 : TixNySiz
34 : 필드 절연막 35 : 필드에지부 근방
본 발명은 반도체 장치에 관한 것으로, 특히 살리사이드(SALICIDE : Self Aligned Silicide)기술을 사용한 반도체 집적회로 장치에 관한 것이다.
LSI의 고집적화에 수반하여 콘택 저항의 저감이나, 저저항의 게이트, 소스·드레인 등의 전극 형성을 위해 실리사이드층을 자기 정합적으로 실리콘상에 형성하는 살리사이드 기술은, 근년 넓게 사용되고 있다.
이하, 살리사이드 기술을 사용한 반도체 장치의 제조방법을 NMOS 트랜지스터에 대하여 적용한 것을 제10도~제18도를 사용하여 설명한다.
우선, P형 단결정 실리콘으로된 반도체 기판(1)(이하, 기판(1)이라 한다)에 P형 웰영역(2)(이하, P웰(2)이라 한다)을 형성하고, LOCOS법을 사용하여 분리용 필드 절연막(3)을 형성한 후, 전면에 게이트 산화막(4)을 형성한다.
그 후, 전면에 도프트 폴리실리콘막(혹은, 도프트 비정질 실리콘막)(5a)을 퇴적하고, 전면에 포트레지스트막(6)을 형성한 후, 포토리소그래피 기술에 의해 패터닝한다(제10도).
다음에, 포토레지스트막(6)을 마스크로 하용하여 하부의 도프트 폴리실리콘막(5a)을 에칭하여 도전층으로된 게이트 전극(5)을 형성한다(제11도).
다음에, 포토레지스트막(6)을 제거한 후(제12도), N형 LDD 영역(7)을 형성하기 위해 경사 회전 이온주입법에 의해 As 또는 P 등의 불순물을 기판(1) 상에 주입한다(제13도).
이어서, 전면에 TEOS막(8)을 약 0.05~0.2㎛의 막두께로 퇴적한 후(제14도), 이방성 드라이 에칭에 의해 전면 에치백하여, 게이트 전극(5)의 측면에 측벽(9)을 형성한다(제15도).
다음에, 도전층으로된 N+형 소스·드레인 영역(10)을 형성하기 위해 이온 주입법에 의해 As 또는 P 등의 불순물을 기판(1)상에 주입한다(제16도).
이하, 실리사이드 기술을 이용하여 실리사이드층을 게이트 전극(5)상 및 소스·드레인 영역(10) 상에 형성하는 방법을 설명한다.
상기와 같이, 소스·드레인 영역(10)이 형성된 기판(1) 상의 전면에 금속층으로서의 Ti층(11)을 예컨대 스패터법에 의해 퇴적한다(제17도).
그 후, 기판(1)에 램프 어닐링 등의 열처리를 행하는 것에 의해, 실리콘상의 Ti 층(11)과 하부의 실리콘을 반응시켜 저저항 실리사이드층으로서의 TiSi2층(12)으로 변환시킨다.
이어서, 미반응 Ti층(11)을 H2SO4/H2O2등의 용액을 사용하여 제거한다.
이에 의해, 실리콘상, 즉 게이트 전극(5)상 및 소스·드레인 영역(10)상에만 TiSi2층(12)이 자기정합적으로 형성된다(제18도).
이후, 층간 절연막 및 전극 배선층의 형성을 행하고, 소정의 처리를 행하여 NMOS 트랜지스터를 완성한다(도시하지 않음).
그런데, LSI에서는 일반적으로 정전파괴(이하, ESD라 칭한다) 등으로 부터 내부회로를 보호하기 위해, 입출력 보호회로를 설치한다.
그 경우, 상술한 바와 같은 살리사이드 기술에 의해 입출력 보호회로를 구성하는 트랜지스터의 게이트(5)상 및 소스·드레인 영역(10)상에 TiSi2층(12)등의 저저항의 실리사이드층이 형성되면, 외부 패드에서 입력된 서지에 의한 영향을 받기 쉽게된다.
특히, 제19도에 도시한 소스·드레인 영역(10)의 코너부(13)는 전계집중을 일으키기 쉽고, 상기 서지가 소스·드레인 영역(10)의 확산층 저항의 1/10이하인 실리사이드층의 저항(TiSi2층(12)의 저항율 : 약 13~18μΩ·㎝)을 거쳐 코너부(13)에 도달하는 것에 의해 그 부분에서 접합파괴가 발생하기 쉽다.
이 때문에, 실리사이드 기술을 사용하여 LSI를 제조할 때 입출력 보호회로를 구성하는 트랜지스터에 있어서는 선택적으로 저저항인 실리사이드층을 형성하지 않은 방법이 고안되었다.
예컨대, USP 5,021,853호 공보에 개시되어 있는 반도체 장치의 제조방법을 제 20도에 의거하여 이하에서 설명한다.
우선, 제10도~제13도에 도시한 방법과 동일한 방법에 의해, 게이트 전극(5)을 형성한 후, N-형 LDD영역(7)을 형성한다.
이어서, 전면에 TEOS막(8)을 퇴적한 후, 레지스트 마스크를 사용하여 이방성 드라이 에칭에 의해 선택적으로 에칭을 하는 것에 의해, NMOS 트랜지스터의 A영역으로 되는 영역상에 TEOS막(8a)을 잔존시켜, NMOS트랜지스터의 B영역으로 되는 영역의 게이트 전극(5)의 측면에 측벽(9)을 형성한다(제20도(a)).
다음에, N+형 소스·드레인 영역(10)의 형성을 위해 이온주입법에 의해 As 또는 P 등의 불순물을 기판(1)상에 주입한다(제20도(b)).
이후, 전면에 Ti층(11)을 예컨대, 스패터법에 의해 퇴적한 후, 램프 어닐링 등의 열처리를 행하여 실리콘상의 Ti층(11)을 TiSi2층(12)으로 변환 시킨 후, 미반응 Ti층(11)을 제거한다.
이에 의해, TEOS막(8a)이 형성된 NMOS 트랜지스터 A 영역에는 TiSi2층(12)이 형성되지 않고, NMOS 트랜지스터 B의 게이트 전극(5)상 및 소스·드레인 영역(10) 상에는 선택적으로 TiSi2층(12)이 형성된다(제20도(c)).
이와 같이하여, 동일 기판(1)상에서 살리사이드 기술을 사용하여 저저항 실리사이드층을 형성할 때에 선택적으로 저저항 실리사이드층을 형성하지 않은 영역을 형성한다.
그렇지만, 상기와 같은 제조 방법에서는 소스·드레인 영역(10)형성을 위한 이온주입시 NMOS 트랜지스터 A에는 TEOS막(8a)상에서 NMOS 트랜지스터 B에는 TEOS막이 제거된 기판(1)의 실리콘상에서의 주입이다.
이 때문에, NMOS 트랜지스터 A와 NMOS 트랜지스터 B에는 소스·드레인 영역(10)이 불순물 분포가 다르게 되어 버린다.
나머지 이온주입 공정을 추가하는 것에 의하여 상기 소스·드레인 영역(10)의 불순물 분포를 구비하는 것이 가능하지만, 공정이 복잡하게 되는 문제점이 있다.
이하, 이와 같은 문제점을 개선하는 종래의 다른예에 의한 반도체 장치의 제조 방법을 제21도에 의거하여 설명한다.
우선, 제10도~제16도에 도시한 것과 동일한 방법에 의해, 게이트 전극(5)을 형성한 후, N-형 LDD 영역(7)을 형성하고, 전면에 TEOS막(8)을 퇴적한 후, 전면을 에치백하여 측벽(9)을 형성하고, 그후 N+형 소스·드레인 영역(10)을 형성한다.
다음에, 전면에 제2TEOS막(14)을 퇴적하고(제21도 (a)). 그 위의 전면에 포토레지스트 패턴(15)을 마스크로하여 이방성 드라이에칭에 의해 선택적으로 에칭을 하는 것에 의해, NMOS 트랜지스터 A영역상에 제2TEOS막(14a)을 잔존시켜, NMOS 트랜지스터 B영역의 게이트 전극(5)에 제2측벽(16)을 형성한다.
게이트 전극(5)에는 이미 측벽(9)이 형성되어 있기 때문에, 제2측벽(16)은 측벽(9)의 외측에 형성된다(제21도 (b)).
그후, 포토레지스트막(15)을 제거한 후(제21도(c)), 전면에 Ti층(11)을 예컨대, 스패터법에 의해 퇴적한 후(제21도(d)), 램프 어닐링 등의 열처리를 행하여 실리콘상의 Ti층(11)을 TiSi2층(12)에 변환시킨 후 미반응의 Ti층(11)을 제거한다.
이것에 의해, 제2TEOS막(14a)이 형성된 NMOS 트랜지스터 A영역에는 TiSi2층(12)이 형성되지 않고, NMOS 트랜지스터 B에 게이트 전극(5)상 및 소스·드레인 영역(10)상에 선택적으로 TiSi2층(12)이 형성된다(제21도(e)).
본 발명에 의한 반도체 장치는, 살리사이드 기술에 의해 반도체 기판상에 형성된 실리사이드층의 일부를 N이온 혹은 O이온이 도입된 고저항 실리사이드층으로 구성한 것이다.
즉, 반도체 기판상의 실리콘으로된 도전층상에 저저항 실리사이드층 영역과 고저항 실리사이드 영역이 모두 형성된다.
이것에 의해, 예컨대 입출력 보호회로 등 용도에 의해 저저항화가 부적당한 도전층 상에는, 고저항 실리사이드층이 형성되어 회로 설계상의 자유도가 향상되고, 신뢰성이 높은 반도체 장치가 얻어진다.
또, 본 발명에 의한 반도체 장치의 제조방법은, 게이트 전극 및 소스·드레인 영역을 형성한 후, 실리사이드 기술에 의해 실리사이층 형성공정과 레지스트 마스크를 사용하여 소정영역에 N이온 또는 O이온을 주입하는 공정을 행한다.
이 때문에, N이온(또는, O이온) 주입영역에는 고저항 실리사이드층이, 그 이외의 영역에는 저저항 실리사이드층이 형성되어, 상기와 같은 회로설계상의 자유도가 향상되고 신뢰성이 높은 반도체 장치를 용이하게 제조할 수 있다.
또, N이온(또는, O이온) 주입영역과 그 이외의 영역으로 소스·드레인 영역의 불순물 분포가 다른 것은 없고, 저저항 실리사이드층의 면적이 여분인 측벽을 위하여 감소하여 저항을 증대시키지 않고 고속으로 더욱 신뢰성이 높은 반도체 장치가 얻어진다.
또, 본 발명에 의하면 게이트 전극 및 소스·드레인 영역을 형성하고, N이온 또는 O이온을 소정영역에 주입한 후, 금속층을 퇴적하여 실리사이드화 시키기 때문에, 금속층을 퇴적한후에 N이온(또는 O이온)의 주입을 행하는 경우와 같이 금속 원자가 PN 접합 근방에 까지 깊이 달하지 않고 접합 리크 등의 신뢰성의 열화를 방지할 수 있다.
또, 본 발명에 의하면 금속층을 퇴적한 후, N이온 또는 O이온을 소정영역에 주입하고, 그후 금속층을 실리사이드화 시키기 때문에, N이온(또는 O이온)은 금속층 상에서 주입되어, 반도체 기판에 깊이 확산하는 것이 방지됨으로, 소자의 핫 캐리어 내성의 변동이 억제된다.
또, 본 발명에 의하면, 전면에 형성한 금속층을 자기정합적으로 실리사이드화 시킨후, N이온 또는 O이온을 소정영역에 주입하기 때문에 마스크 공정 이후의 공정수가 감소하여 제조 효율이 향상된다.
또, 본 발명에 의하면 게이트 전극상 및 소스·드레인 영역상에 에피택셜층을 선택 성장시키고, 그후 N이온 또는 O이온의 주입 및 금속층의 퇴적을 행하기 때문에 실리사이드층은, 에피택셜층의 두께 만큼 높은 위치에 형성되게 되어, 소스·드레인 영역을 반도체 기판에 사전에 얕게 형성하여 둘 수 있다.
이 때문에 접합용량이 저감될 수 있다.
또, 본 발명에 의하면 금속층에 Ti층을 사용하여 Ti층상에 H2SO4/H2O2에 내성을 가지는 보호막을 형성하고, 이어서 레지스트 마스크를 사용하여 N이온 또는 O이온을 주입하고, 레지스트 마스크 제거한 후 레지스트 마스크 잔존물의 제거에 H2SO4/H2O2를 사용한다.
Ti층은 H2SO4/H2O2에 침식되는 성질이 있지만, Ti층 상에 보호막을 형성 하는 것에 의해, 레지스트 마스크의 잔존물을 제거할 때에 H2SO4/H2O2에 Ti층이 식각되지 않아 Ti층이 식각되는 것을 방지할 수 있다.
이것에 의해, 레지스트 마스크 제거에 H2SO4/H2O2를 사용하는 경우에도 Ti 실리사이드층을 신뢰성 좋게 형성하는 것이 가능하게 된다.
또, 본 발명에 의한 반도체 장치의 제조방법은 게이트 전극 및 소스·드레인 영역을 형성한 후, 금속층을 소정영역에 선택적으로 형성하여, 금속층을 실리사이드화시키는 것에 의해 게이트 전극상 및 소스·드레인 영역상에 저저항 실리사이드층의 형성영역과 비형성영역을 설치한다.
이것에 의해, 예컨대 입출력 보호회로 등의 용도에 의해 저저항화가 부적당한 게이트 전극상 및 소스·드레인 영역상에 저저항 실리사이드층의 형성영역과 비형성 영역을 설치한다.
이것에 의해, 예컨대 입출력 보호회로 등 용도에 의해 저저항화가 부적당한 게이트 전극상 및 소스·드레인 영역상은 저저항 실리사이드층의 비형성영역으로 하는 것이 용이하게되어, 회로 설계상의 자유도가 향상되고 신뢰성이 높은 반도체 장치가 용이하게 제조될 수 있다.
또, 저저항 실리사이드층의 형성영역과 비형성영역으로 종래와 같이 소스·드레인 영역의 불순물 분포가 다른 것 없이, 저저항 실리사이드층의 면적이 여분인 측벽을 위하여 감소하여 저항을 증대시키지 않고, 고속으로 더욱 신뢰성이 높은 반도체 장치가 얻어진다.
또, 본 발명에 의하면 금속층으로 Ti층을 사용하여 이 Ti층 상에 H2SO4/H2O2에 내성을 가지는 보호막을 형성하고 이 보호막을 레지스트 마스크를 사용하여 패터닝한 후, 레지스트 마스크를 그의 잔존물에 H2SO4/H2O2를 사용하여 제거하고, 잔존한 상기 보호막을 마사크로 하여 Ti층을 에칭하는 것에 의해 Ti층을 소정영역에 선택적으로 형성한다.
이 때문에, 레지스트 마스크 제거시에, 후 공정에서 잔존시키는 Ti층은 보호막으로 덮어져 있어 H2SO4/H2O2에 식각되지 않는다.
이와 같이 레지스트 마스크 제거에 H2SO4/H2O2를 사용하는 경우에도 Ti의 저저항 실리사이드층을 신뢰성 좋게 형성하는 것이 가능하게 된다.
또, 본 발명에 의하면 보호막으로서 Si3N4층을 사용하기 때문에 상술한 바와 같은 보호막에 의한 효과를 확실하게 용이하게 실현할 수 있다.
또, 본 발명에 의한 반도체 장치는, 외부 패드에 접속되는 도전층상에 외부 패드에의 접속을 위한 콘택홀부를 둘러싸서 환상으로 N이온 혹인 O이온이 도입된 고저항 실리사이드층을 형성하거나, 혹은 실리사이드층을 형성하지 않은 것에 의해, 고저항 영역을 형성하였기 때문에 외부 패드에서 입력되는 서지가 접합파괴를 일으키기 쉬운 소스·드레인 영역(도전층)의 코너나 내부 회로에 도달하여 악영향을 주는 것이 방지될 수 있다.
이 때문에, 서지에 의한 접합파괴가 방지되어, 서지에 대한 입력보호 기능도 향상된다.
또, 본 발명에 의하면 출력 드라이버에 있어서 외부 패드에의 접속을 위한 콘택홀 A가 입력 드라이버의 게이트 전극에의 접속을 위한 콘택홀 B에 대하여 동일한 소스·드레인 영역내에서 게이트 전극측에 배설되어, 콘택홀 A부와 콘택홀 B부의 사이 및 주위에 N이온 혹은 O이온이 도입된 고저항 실리사이드층을 형성하거나, 혹은 실리사이드층을 형성하지 않은 것에 의해 고저항 영역을 형성하였다.
이 고저항 영역의 형성에 의해, 외부 패드에서 입력된 서지가 소스·드레인 영역의 코너 및 입력 드라이버의 게이트 전극에 도달하는 것이 방지되어 서지에 의한 접합파괴가 방지되어 서지에 대한 입력보호 기능도 향상된다.
또, 출력 드라이버의 소스·드레인 영역상에서 외부 패드에의 접속을 위한 콘택홀 A를 입력 드라이버에의 접속을 위한 콘택홀 B에 대하여 게이트 전극측에 배설하였기 때문에, 출력신호의 지연을 저감할 수 있다.
또, 본 발명에 의하면 연결한 배선층에서 외부 패드, 출력 드라이버의 소스·드레인 영역 및 입력 드라이버의 게이트 전극이 순차 접속되었기 때문에, 출력 드라이버의 소스·드레인 영역상에서 외부 패드에의 접속을 위한 콘택홀은 입력 드라이버의 게이트 전극에의 접속을 위한 콘택홀과 공통으로 되어, 소스,드레인 영역의 면적이 저감되어 접합용량도 감소할 수 있다.
또, 소스,드레인 영역상의 외부 패드에의 접속을 위한 콘택홀부 주위 및 배선층과 접속하는 입력 드라이버의 게이트 전극상에 고저항영역을 형성하였기 때문에, 외부 패드에서 입력된 서지가 소스·드레인 영역의 코너 및 입력 드라이버에 도달하는 것이 방지되어 접합파괴의 방지 및 입력보호 기능의 향상이 도모된다.
또, 본 발명에 의하면 N이온 혹은 O이온이 도입된 고저항 실리사이드층을 소스·드레인 영역상에서 필드 절연막의 경계부 근방에는 형성하지 않기 때문에 필드 절연막 형성시의 버즈 비크에 의해 얇은 산화막이 형성되어 있는 상기 경계부 근방에 N이온(또는 O이온)을 주입하여 손상을 주는 접합리크 등의 열화를 발생시키는 것을 방지한다.
(실시예)
(실시예 1)
이하, 본 발명의 일 실시예를 도면에 관하여 설명한다.
또한, 종래의 기술과 중복되는 개소는 그의 설명을 생략한다.
제1도는 본 발명의 실시예 1에 의한 반도체 장치의 구조 및 제조방법을 나타내는 단면도이다.
우선, 제10도~제16도에 도시한 종래의 것과 동일한 방법으로 게이트 전극(5) 형성시, N-형 LDD영역(7)을 형성하고, 전면에 TEOS막(8)을 퇴적한 후, 전면 에치백하여 측벽(9)을 형성하고 그 후, N+형 소스·드레인 영역(10)을 형성한다.
다음, 전면에 레지스트 마스크로 되는 포토레지스트막(17)을 형성한 후, 포토리소그래피 기술을 사용하여 패터닝 한다.
이 포토레지스트 패턴(17)을 마스크로 하여, 기판(1) 상에서 이온주입법에 의해 N이온(또는, O이온)을 예컨대, 주입 에너지 : 20KeV~90KeV, 주입량 : 4E15~5E16ions/㎝-2로 주입한다.
이것에 의해, NMOS 트랜지스터 A영역에 있어서 게이트 전극(5) 및 소스·드레인 영역(10)에 N이온(또는, O이온)의 주입 실리콘층(18)이 형성된다(제1도(a)).
다음에, 포토레지스트막(17)을 제거한 후, 전 공정의 이온주입에 의한 손상의 복구 및 확산을 위해 필요하다면 기판(1)에 램프 어닐링 등의 열처리를 시행하고, 그후 전면에 Ti층(11)을 예컨대 스패터법에 의해 퇴적한다(제1도(b)).
다음에, 기판(1)에 램프 어닐링 등의 열처리를 시행하고 실리콘상의 Ti층(11)을 하부의 실리콘과 반응시켜 실리사이드화 한다.
이때, NMOS 트랜지스터 A영역에는, N이온(또는, O이온)주입 실리콘층(18)상의 Ti층(11)이 TixNySiz(또는, TixOySiz)로 나타내는 믹싱층(19)으로 변환되고, NMOS 트랜지스터 B영역에는, 실리콘상의 Ti층(11)이 TiSi2층(12)으로 변환된다.
이후, 미반응의 Ti층(11)을 H2SO4/H2O2등의 용액을 사용하여 제거한다.
이것에 의해, 게이트 전극(5)상 및 소스·드레인 영역(10)상에 NMOS 트랜지스터 B영역에는 저저항 실리사이드층으로서의 TiSi2층(12)이 NMOS 트랜지스터 A영역에는 저저항 고저항 실리사이드층으로서의 TixNySiz (또는, TixOySiz) 믹싱층(19)이 형성된다(제1도(c)).
이후, 층간 절연막 및 전극 배선층의 형성을 행하고, 소정의 처리를 시행하여 반도체 장치를 완성한다(도시하지 않음).
상기 실시예 1에서 형성되는 TixNySiz (또는, TixOySiz) 믹싱층(19)은 TiSi2층(12)에 비하여 큰 저항을 가지는 고저항의 실리사이드층으로 알려져 있다.
즉, 상기 실시예 1에서는 살리사이드 기술을 사용하기 전에 선택적으로 NMOS 트랜지스터 A영역에 N이온(또는 O이온)을 주입하는 것에 의하여 이온 주입영역(NMOS 트랜지스터 A영역)에 있어서 게이트 전극(5)상 및 소스·드레인 영역(10)상에 고저항인 TixNySiz (또는, TixOySiz) 믹싱층(19)을 그 이외의 (NMOS 트랜지스터 B영역)의 게이트 전극(5)상 및 소스·드레인 영역(10)상에 저 저항인 TiSi2층(12)을 형성하는 것이다.
이 때문에, 저저항인 TiSi2층(12) 형성영역과 고저항인 TixNySiz (또는, TixOySiz) 믹싱층(19) 형성영역을 동일 기판(1)상에 선택적으로 용이하게 형성할 수 있다.
또, 이들 2개의 형성영역에 있어서 소스·드레인 영역(10)의 불순물 분포는 동일하고, 또 TiSi2층(12)형성영역에 있어서 소스·드레인 영역(10)상의 TiSi2층(12)의 면적이 종래와 같이 감소하지 않는다.
또, Ti층(11)을 형성하기 전에 N이온(또는 O이온)의 주입을 행하고 있기 때문에, Ti 원자가 녹온(Knock-on)되어 PN접합 근방에 달하지 않고 접합리크 등의 신뢰성 열화가 방지될 수 있다.
또한, N이온 또는 O이온의 주입은 N2이온이나 O2이온이어도 좋고, 본 명세서에는 N이온 또는 O이온의 주입 조건은 TiSi2층(12)의 막 두께나 저항치의 설정치에 따라 다르다.
상기 실시예 1에 도시한 반도체 장치의 다른 제조방법에 관하여 이하 실시예 2~실시예 5에서 설명한다.
(실시예 2)
제2도는 본 발명의 실시예 2에 의한 반도체 장치의 제조방법을 나타낸 단면도이다.
우선, 제10도~제16도에 도시한 종래의 것과 동일한 방법으로, 게이트 전극(5) 형성한 후, N-형 LDD영역(7)을 형성하고, 전면에 TEOS막(8)을 퇴적한 후, 전면 에치백하여 N+형 소스·드레인 영역(10)을 형성한다.
다음에, 전면에 Ti층(11)을 예컨대 스패터법에 의해 퇴적한다(제2도(a)).
다음에, 전면에 포토레지스트막(17)을 형성하고, 포토리소그래피 기술에 의해 패터닝 한다.
이 포토레지스트 패턴(17)을 마스크로 하여, 기판(1)상에서 이온주입법에 의해 N이온(또는, O이온)을 주입한다.
이것에 의해, NMOS 트랜지스터 A영역에 있어서 Ti층(11)에 N이온(또는, O이온)이 주입되어, N이온(또는, O이온) 주입 Ti층(20)이 형성된다(제2도(b)).
다음에, 포토레지스트막(17)을 제거한 후(제2도(c)), 기판(1)에 램프 어닐링 등의 열처리를 행하여, 실리콘상의 Ti층(11) 및 N이온(또는, O이온)주입 Ti층(20)을 하부의 실리콘과 반응시켜 실리사이드화 한다.
이때, NMOS 트랜지스터 A영역에는 N이온(또는, O이온)주입 Ti층(20)이 TixNySiz(또는, TixOySiz) 믹싱층(19)으로 변환되어 NMOS 트랜지스터 B영역에는, Ti층(11)이 TiSi2층(12)으로 변환된다.
이후, 미반응의 Ti층(11),(20)을 H2SO4/H2O2등의 용액을 사용하여 제거한다(제2도(d)).
이후, 상기 실시예 1과 동일한 처리를 행하여 반도체 장치를 완성한다.
상기 실시예 2에 있어서도 상기 실시예 1과 동일하게, 저저항인 TiSi2층(12) 형성영역과 고저항인 TixNySiz (또는, TixOySiz) 믹싱층(19) 형성영역을 동일 기판(1)상에 선택적으로 용이하게 형성할 수 있다.
또, 이들 2개의 형성영역에 있어서 소스·드레인 영역(10)의 불순물 분포는 동일하고, 또 TiSi2층(12)형성영역에 있어서 소스·드레인 영역(10)상의 TiSi2층(12)의 면적이 종래와 같이 감소하지 않는다.
또, 상기 실시예 2에서는 N이온(또는, O이온)을 Ti층(11)을 형성한 후에 주입하기 때문에, 기판(1)에 깊이 확산하는 것이 방지되어, 소자의 핫캐리어 내성의 변동이 억제된다.
(실시예 3)
이하, 본 발명의 실시예 3에 의한 반도체 장치의 제조방법을 제3(a)-3(d)도에 의거하여 설명한다.
우선, 제10도~제16도에 도시한 종래의 것과 동일한 방법으로, 게이트 전극(5) 형성한 후, N-형 LDD영역(7)을 형성하고, 전면에 TEOS막(8)을 퇴적하고, 전면 에치백하여 N+형 소스·드레인 영역(10)을 형성한다.
다음에, 전면에 Ti층(11)을 예컨대 스패터법에 의해 퇴적한다(제3도(a)), 기판(1)에 램프 어닐링 등의 열처리를 시행하고 실리콘상의 Ti층(11)을 실리사이드화시켜 TiSi2층(12)으로 변환시킨 후, 미반응 Ti층(11)을 H2SO4/H2O2등의 용액을 사용하여 제거한다(제3도(b)).
다음에, 전면에 포토레지스트막(17)을 형성한 후, 포토리소그래피 기술을 사용하여 패터닝한다.
이 포토레지스트 패턴(17)을 마스크로 하여, 기판(1)상에서 N이온(또는, O이온)을 주입한다.
이것에 의해, NMOS 트랜지스터 A영역의 TiSi2층(12)에 N이온(또는, O이온)이 주입되어, N이온(또는, O이온) 주입 TiSi2층(21)이 형성된다(제3도(c)).
다음에, 포토레지스트막(17)을 제거한 후, 기판(1)에 열처리를 행하여 N이온(또는, O이온)주입 TiSi2층(20)을 TixNySiz(또는 TixOySiz) 믹싱층(19)으로 변환시킨다(제3도(c)).
이후, 층간 절연막 및 전극 배선층의 형성을 행하고, 소정의 처리를 행하여 반도체 장치를 완성한다(도시하지 않음).
이 실시예에서도, 저저항인 TiSi2층(12) 형성영역과 고저항인 TixNySiz(또는 TixOySiz) 믹싱층(19) 형성영역을 동일 기판(1)상에 선택적으로 용이하게 형성할 수 있다.
또, 이들 2개의 형성영역에 있어서, 소스·드레인 영역(10)의 불순물 분포는 동일하고, 또 TiSi2층(12) 형성영역에 있어서 소스·드레인 영역(10)상의 TiSi2층(12)의 면적이 종래와 같이 감소하지 않는다.
또, 통상의 실리사이드 기술에 의해 실리콘상에 TiSi2층(12)을 형성한 후, 선택적으로 TiSi2층(12)의 일부를 TixNySiz(또는, TixOySiz) 믹싱층(19)으로 변환시키기 때문에 TiSi2층(12)형성 까지가 마스터 공정으로 처리되어, 그 후 TixNySiz(또는 TixOySiz) 믹싱층(19) 형성영역의 영역결정을 행하면 좋다.
이 때문에, 마스터 공정 이후의 공정수가 감소하고 제조의 효율이 향상된다.
또한, N이온(또는, O이온) 주입후의 열처리는, 층간 절연막 형성시의 리플로우 등과 겸하여 행하여도 좋다.
(실시예 4)
이하, 본 발명의 실시예 4에 의한 반도체 장치의 제조방법을 제4도에 의거하여 설명한다.
우선, 제10도~제16도에 도시한 종래의 것과 동일한 방법으로 게이트 전극(5) 형성한 후, N-형 LDD영역(7)을 형성하고, 전면에 TEOS막(8)을 퇴적한 후, 전면 에치백하여 N+형 소스·드레인 영역(10)을 형성한다.
다음에, 게이트 전극(5)상 및 소스·드레인 영역(10)상에 실리콘의 에피택셜층을 선택 성장시켜 에피택셜층으로서의 선택 에피택셜 성장층(22)을 형성한다(제4도(a)).
다음에, 전면에 포토레지스트막(17)을 형성하고, 포토리소그래피 기술에 의해 패터닝한다.
이 포토레지스트 패턴(17)을 마스크로 하여, 기판(1)상에서 이온주입법에 의해 N이온(또는, O이온)을 주입한다.
이것에 의해, NMOS 트랜지스터 A영역의 선택 에피택셜 성장층(22)에 N이온(또는, O이온)이 주입되어, N이온(또는, O이온) 주입 선택 에피택셜 성장층(23)이 형성된다(제4도(b)).
다음에, 포토레지스트막(17)을 제거한 후, 전 공정의 이온주입에 의한 손상의 복구 및 확산을 위하여 필요하다면 기판(1)에 램프 어닐링 등의 열처리를 행한다.
그 후, 상기 실시예 1과 동일한 방법으로 Ti층(11)을 형성한 후(제4도(c)), 열처리에 의해 실리사이드화 하고, 미반응의 Ti층(11)을 제거한다.
이것에 의해, NMOS 트랜지스터 A영역에는 N이온(또는 O이온) 주입 선택 에피텍셜 성장층(23)상의 Ti층(11)이 TixNySiz(또는, TixOySiz) 믹싱층(19)으로 변환되어 NMOS 트랜지스터 B영역에는 선택 에피택셜 성장층(22)상의 Ti층(11)이 TiSi2층(12)으로 변환된다(제4도(d)).
이후, 상기 실시예 1과 동일한 처리를 행하여 반도체 장치를 완성한다.
상기 실시예 4에서는 소스·드레인 영역(10)을 형성한 후, 선택 에피택셜 성장층(22)을 형성하고, 그 실리콘을 사용하여 더욱 상층에 형성된 Ti층(11)을 실리사이드화 한다.
이 때문에, 실리사이드층(12),(19)은 선택 에피택셜 성장층(22)의 두께의 만큼 높은 위치에 형성된다.
이 때문에, 사전에 소스·드레인 영역(10)이 얕게 형성되어, 접합용량을 저감할 수 있다.
또한, 상기 실시예 4에서는 선택 에피택셜 성장층(22)에 N이온(또는, O이온)을 주입하였지만, 상기 실시예 2 또는 상기 실시예 3에서 나타낸 바와 같이, Ti층(11)을 형성한 후, 혹은 TiSi2층(12) 형성후에 N이온(또는 O이온)의 주입을 행하여도 좋다.
또, 상기 실시예 1~4에서는 금속층으로서 Ti층(11)을 사용하여 실리사이드화 시키고 있지만, W, Ni, Co 등 다른 고융점 금속 또는 준 귀금속으로 실리사이드화가 가능한 것이라면 좋다.
(실시예 5)
이하, 본 발명의 실시예 5에 의한 반도체 장치의 제조방법을 제5도에 의거하여 설명한다.
상기 실시예 2와 동일하게 Ti층(11)의 형성까지를 행한 후, Ti층(11)상의 전면에 보호막으로서의 Si3N4층(24)을 퇴적한다(제5도(a)).
다음에, 전면에 포토레지스트막(17)을 형성하고, 포토리소그래피 기술에 의해 패터닝한다.
이 포토레지스트 패턴(17)을 마스크로 하여, 기판(1)상에서 이온주입법에 의해 N이온(또는, O이온)을 Si3N4층(24)을 통하여 Ti층(11)에 주입되어 N이온(또는, O이온) 주입 Ti층(20)이 형성된다(제5도(b)).
다음에, 포토레지스트막(18)을 애슁(ashing) 등에 의해 제거하고, 더욱 포토레지스트막(17)의 잔존물을 H2SO4/H2O2를 사용하여 제거한다(제5도(c)).
다음에, H3P4등을 사용하여 Si3N4층(24)을 제거한 후, 상기 실시예 2와 동일하게 기판(1)에 램프 어닐링 등의 열처리를 행한 후, 미반응의 Ti층(11),(20)을 H2SO4/H2O2등의 용액을 사용하여 제거한다(제5도(d)).
상기 실시예 5는, 상기 실시예 2에 있어서 N이온(또는, O이온)의 주입 마스크로되는 포토레지스트막(17)을 형성하기 전에 Ti층(11)상의 전면에 Si3N4층(24)을 형성하고, 포토레지스트막(17)을 제거한 후에 Si3N4층(24)을 제거한 것이다.
그런데, 포토레지스트막의 제거는 애슁(ashing) 등으로 행한 후, 잔존물을 웨트(wet)처리에 의해 제거하는 방법이 일반적이지만, 포토레지스트막의 종류에 의해 잔존물을 제거할 때, 상기 실시예 5에 나타낸 바와 같이 H2SO4/H2O2를 사용한다.
이 H2SO4/H2O2는 미반응의 Ti층(11),(20)제거에도 사용하는 용액이고, Ti층(11)을 식각하는 것이다.
상기 실시예 5에서는, Ti층(11)상의 전면에 Si3N4층(24)을 형성하기 때문에 포토레지스트막(17) 제거시에, Ti층(11),(20)이 H2SO4/H2O2에 부식되지 않아 Ti층(11),(20)의 식각이 방지되게 된다.
이 때문에, 포토레지스트막(17)제거에 H2SO4/H2O2를 사용하는 경우에도 신뢰성 좋게 Ti 실리사이드층(12),(19)을 형성할 수 있다.
또한, 보호막으로서는 H2SO4/H2O2에 대하여 내성을 가지며, 형성 및 제거가 용이한 다른 재료를 사용하여도 좋다.
(실시예 6)
이하, 본 발명의 실시예 6에 의한 반도체 장치의 제조방법을 제6도에 의거하여 설명한다.
우선, 제10도~제16도에 도시한 종래의 것과 동일한 방법으로, 게이트 전극(5) 형성한 후, N-형 LDD영역(7)을 형성하고, 전면에 TEOS막(8)을 퇴적한 후, 전면을 에치백하여 N+형 소스·드레인 영역(10)을 형성한다.
다음, 전면에 Ti층(11)을 예컨대 스패터법에 의해 퇴적한 후, 그 위의 전면에 Si3N4층(24)을 퇴적한다(제6도(a)).
다음에, 전면에 포토레지스트막(17)을 형성하고, 포토리소그래피 기술에 의해 패터닝한다.
이 포토레지스트 패턴(17)을 마스크로 하여 하부의 Si3N4층(24)을 에칭 제거하고, NMOS 트랜지스터 B영역에만 Si3N4층(24a)을 잔존시킨다(제 6 도(b)).
다음에, 포토레지스트막(17)을 애슁 등에 의해 제거하고, 포토레지스트막(17)의 잔존물을 H2SO4/H2O2를 사용하여 제거한다.
계속하여, Si3N4층(24a)을 마스크로 하여 하부의 Ti층(11)을 에칭 제거하고, NMOS 트랜지스터 B영역에만 Ti층(11a)을 잔존시킨다(제6도(c)).
다음에, H3PO4를 사용하여 Si3N4층(24a)을 제거한 후(제6도(d)), 기판(1)에 램프 어닐링 등의 열처리를 행하여 실리콘상의 Ti층(11a)을 TiSi2층(12)으로 변환시키고, 그 후 미반응의 Ti층(11a)을 H2SO4/H2O2등의 용액을 사용하게 제거한다(제6도(e)).
이후, 상기 실시예 1과 동일한 처리를 행하여 반도체 장치를 완성한다.
상기 실시예 6에는 NMOS 트랜지스터 B영역에만 저저항 실리사이드층으로서의 TiSi2층(12)을 형성하고, NMOS 트랜지스터 A영역에는 실리사이드층은 형성하지 않는다.
또, 종래와 같이 TiSi2층(12) 형성영역과 비형성 영역에서 소스·드레인 영역(10)의 불순물 분포가 다르지 않는 TiSi2층(12) 형성 영역에서 소스·드레인 영역(10)상의 TiSi2층(12)의 면적이 감소하지 않는다.
또한, 포토레지스트막(17) 제거시에 후속 공정에서 잔존시키는 Ti층(11a)상에는 Si3N4층(24a)이 덮어져 있기 때문에, Ti층(11a)이 H2SO4/H2O2에 부식되지 않으므로 식각이 방지될 수 있다.
또한, 이 경우에도 상기 실시예 4와 동일하게 Si3N4층(24)은 H2SO4/H2O2에 대하여 내성이 있는 다른 재료이어도 좋다.
또, 포토레지스트막(17)의 종류에 의해 그의 제거에 H2SO4/H2O2를 사용하지 않는 경우, 혹은 Ti층(11)이외의 H2SO4/H2O2에 내성을 가지는 금속층을 사용하는 경우에는, Si3N4층(24)을 사용할 필요가 없고 레지스트 마스크(17)를 사용하여 직접 금속층을 에칭할 수 있다.
또, 상기 실시예 1~6에서는 NMOS 트랜지스터에 대하여 기술하고 있지만, PMOS 트랜지스터에도 좋은 것은 명백하다.
더욱이, 포토레지스트 마스크(17)로 결정되는 저저항인 TiSi2층(12) 형성영역과 고저항의 TiSi2층(12)의 비형성 영역(또는, TixNySiz 믹싱층(19) 형성영역)은 트랜지스터 마다에 결정될 뿐만 아니라, 임의로 설정 가능하고, 예컨대 1개의 게이트 전극(5) 패턴이나 소스영역(10) (또는, 드레인 영역)의 확산층 중에서 TiSi2층(12) 형성영역과 비형성영역(또는, TixNySiz 믹싱층(19) 형성영역)으로 구분하여도 좋다.
(실시예 7)
이하, 상술한 바와 같은 저저항 실리사이드층의 형성영역과 비형성영역(또는, 고저항 실리사이드층의 형성영역)을 선택적으로 설치한 반도체 장치를 입출력 보호회로에 적용한 예를 설명한다.
제7도는 본 발명의 실시예 7에 의한 반도체 장치를 입출력 드라이버에 대하여 나타낸 것으로, 제7도(a)는 등가 회로도, 제7도(b)는 제7도(a)의 출력 드라이버에 있어서의 레이아웃 패턴도이다.
도면에 있어서, 25는 PMOS 트랜지스터, 26은 NMOS 트랜지스터, 27a~27d는 배선층으로서의 금속 배선층, 28은 도전층으로 되는 게이트 전극, 29a~29c는 PMOS 트랜지스터(25)의 도전층으로 되는 소스·드레인 영역, 31a~31d는 콘택홀, 31a는 외부 PAD에의 접속을 위한 콘택홀 A, 31b는 입력 드라이버의 게이트 전극(28)에의 접속을 위한 콘택홀 B, 31c는 GND에의 접속을 위한 콘택홀, 31d는 VDD에의 접속을 위한 콘택홀, 32는 외부 PAD와 접속되는 드레인 영역(29a),(30a)상에 형성된 고저항 실리사이드층으로서의 TixNySiz 믹싱층이다.
제7도(a)에 있어서 등가 회로도를 간단하게 설명하면, 입력 A가 L, 입력 B가 H일 때에는 출력 드라이버, 그의 역인 때에는 입력 드라이버로 된다.
제7도(b)에 나타낸 바와 같이, 외부 PAD에 접속되는 금속 배선층(27a)의 콘택홀 A(31a)을 PMOS 트랜지스터(25) 및 NMOS 트랜지스터(26)의 드레인 영역(29a),(30a)에 형성하고, 그것을 둘러싸도록 TixNySiz 믹싱층(33)을 환상으로 형성한다.
또, 입력 드라이버에 접속되는 금속 배선층(27b)의 콘택홀(31b)도 PMOS 트랜지스터(25)의 드레인 영역(29a)에 형성하고, 외부 PAD에의 접속을 위한 콘택홀 A(31a)보다도 게이트 전극(28)에서 떨어진 위치에 배설한다.
또, 소스·드레인 여역(29,30)에 형성되는 콘택홀(31)부에는 TiSi2층(32)이 형성된다.
기타, 소스·드레인 영역(29),(30)상 및 게이트 전극(28)상으로, TixNySiz 믹싱층(33)을 형성하지 않은 영역에는 TiSi2층(32)을 형성하는 것이다.
이와 같이, 콘택홀(31)을 저저항의 TiSi2층(32)상에 형성하는 것에 의해 콘택 저항을 저감시킨다.
또, 외부 PAD에의 접속을 위한 콘택홀 A(31a)을 둘러싸도록 드레인 영역(29a),(30a)상에 고저항의 TixNySiz 믹싱층(33)을 형성하는 것에 의해, 외부 PAD에서 입력되는 서지가 접합파괴를 일으키기 쉬운 드레인 영역(29a), (30a)의 코너 혹은 입력 드라이버에 접속되는 금속 배선층(27b)에 도달하기 까지의 사이에 반드시 고저항의 TixNySiz 믹싱층(33)이 존재하게 되어, 상기 서지를 드레인 영역(29a),(30a) 저면의 다이오드에서 제거하는 것이 가능하게 된다.
이것에 의해, 서지에 의한 접합파괴가 방지되고, 또한 서지에 대한 입력 보호기능도 향상된다.
또, 외부 PAD에의 접속을 위한 콘택홀 A(31a)을 입력 드라이버에의 접속 때문의 콘택홀 B(31b)보다도 동일 드레인 영역(29a)내로 게이트 전극(28)에 가까운 위치에 형성하기 때문에, 출력신호의 지연을 저감할 수 있다.
(실시예 8)
이하, 상기 실시예 7에 도시한 등가 회로를 별도의 레이아웃으로 실현한 것을 제 8도에 의거하여 설명한다.
이 실시예에서는, 도면에 나타낸 바와 같이 입력 드라이버에 접속되는 금속 배선층(27b)과 외부 PAD에 접속되는 금속 배선층(27a)을 연결시켜, 금속 배선층(27b)과 콘택홀(31e)로 접속되는 입력 드라이버의 게이트 전극(28a)상에 TixNySiz 믹싱층(33)을 형성한 것이다.
게이트 전극(28a)상의 고저항인 TixNySiz 믹싱층(33)에 의해 외부 PAD에서 입력되는 서지가 샌드위치 되는 상태로 되어, 상기 서지를 외부 PAD에 접속하기 위한 콘택홀 A(31a)부에 있어서 드레인 영역(29a),(30a) 바닥의 다이오드를 통하여 저감하는 것이 가능하다.
이 때문에, 상기 실시예 7과 동일한 효과를 가지는 것과 함께 외부 PAD에 접속되는 금속 배선층(27a)과 입력 드라이버에 접속되는 금속 배선층(27b)을 연결시켰기 때문에, 드레인 영역(29a)내의 콘택홀 A(31a)과 콘택홀 B(31b)는 공통으로 되어, 드레인 영역(29a)의 면적이 저감되어, 접합용량이 감소될 수 있다.
또한, 상기 실시예 7,8에서는 고저항인 TixNySiz 믹싱층(33)과 저저항인 TiSi2층(32)을 사용하였지만, 상기 실시예 6에서 나타낸 바와 같이, TixNySiz 믹싱층(33)을 형성하는 대신에 게이트 전극(28)상 또는 소스·드레인 영역(29),(30)상에 살리사이드층을 형성하지 않은 것에 의해 고저항으로 하여도 좋고, 또 Ti 이외의 다른 금속의 실리사이드층을 사용하여도 좋다.
(실시예 9)
이하, 상기 실시예 7의 변형예를 제9도에 의거하여 설명한다.
도면에 나타낸 바와 같이, 상기 실시예 7과 동일하게, 외부 PAD에의 접속을 위한 콘택홀 A(31a)을 둘러싸도록 드레인 영역(29a),(30a)상에 TixNySiz 믹싱층(33)을 형성하지만, 필드 절연막(34)의 경계부 근방으로서의 필드 에지 부분 근방(35)에는 TixNySiz 믹싱층(33)을 형성하지 않는다.
필드 에지 부분 근방(35)은, 분리용 필드절연막(34) 형성시의 버즈비크에 의해 얇은 산화막이 형성되어 있다.
이 때문에, TixNySiz 믹싱층(33) 형성을 위한 N이온(또는 O이온) 주입에 의하여 필드 에지 부분 근방(35)에 손상을 주면 리크전류의 원인이 된다.
즉, 상기 실시예 9에서는 필드 에지부분 근방(35)에서의 리크전류가 저감될 수 있다.
본 발명에 의하면, 실리사이드 기술에 의해 형성된 실리사이드층의 일부를 N이온 혹은 O이온이 도입된 고저항 실리사이드층으로 구성하였기 때문에, 회로 설계상의 자유도가 향상되고, 신뢰성이 높은 반도체 장치가 얻어진다.
또, 본 발명에 의하면 게이트 전극 및 소스·드레인 영역 형성부에 살리사이드 공정과, 레지스트 마스크를 사용하여 소정영역에 N이온 또는 O이온을 주입하는 공정을 행하기 때문에 N이온(또는 O이온) 주입영역에는 고저항 실리사이드층이, 그 이외의 영역에는 저저항 실리사이드층이 형성되어, 상기와 같은 효과를 가지는 반도체 장치가 용이하게 제조될 수 있다.
또, N이온(또는 O이온) 주입영역과 그 이외의 영역으로 소스·드레인 영역의 불순물 분포가 다른 것은 없고, 더욱이 저저항 실리사이드층의 면적이 여분의 측벽을 위하여 감소하여 저항을 증대시키지 않고, 고속으로 더욱 신뢰성이 높은 반도체 장치가 얻어진다.
또, 본 발명에 의하며, N이온 또는 O이온을 주입한 후, 금속층을 퇴적하기 때문에, 금속 원자가 PN 접합 근방에 까지 깊게 도달하지 않아, 접합리크 등이 방지되어 반도체 장치의 신뢰성이 향상된다.
또, 본 발명에 의하면, 금속층을 퇴적한 후 N이온 또는 O이온을 주입하기 때문에, N이온(또는 O이온)이 반도체 기판에 깊게 확산하여 소자의 핫 캐리어 내성을 변동시키는 것을 방지하여, 반도체 장치의 신뢰성이 향상된다.
또, 본 발명에 의하면 금속층을 살리사이드 기술에 의해 실리사이드화 시킨 후, N이온 또는 O이온을 주입하기 때문에, 마스크 공정 이후의 공정수가 감소하여 제조의 비용이 감소한다.
또, 본 발명에 의하면 에피택셜층을 게이트 전극상 및 소스·드레인 영역상에 선택 성장시키기 때문에, 소스·드레인 영역을 반도체 기판에 사전에 얕게 형성하여 두는 것이 되어, 접합용량이 저감할 수 있다.
또, 본 발명에 의하면 금속층 Ti층을 사용하여 Ti층 상에 H2SO4/H2O2에 내성을 가지는 보호막을 형성하기 때문에, 레지스트 마스크의 잔존물 제거시에 H2SO4/H2O2에 Ti층이 부식되지 않고 Ti층이 식각되는 것을 방지할 수 있다.
이 때문에, 레지스트 마스크 제거에 H2SO4/H2O2를 사용하는 경우에도, Ti의 실리사이드층을 신뢰성 좋게 형성할 수 있다.
또, 본 발명에 의하면 게이트 전극 및 소스·드레인 영역 형성후에 금속층을 소정영역에 선택적으로 형성한 후 실리사이드화시켜, 게이트 전극상 및 소스·드레인 영역상에 저저항 실리사이드층의 형성영역과 비형성영역을 설치하기 때문에, 회로 설계상의 자유도가 향상되고, 신뢰성이 높은 반도체 장치가 용이하게 얻게 된다.
또, 저저항 실리사이드층의 형성영역과 비형성영역으로 소스·드레인 영역의 불순물 분포가 다르지 않고, 더욱이 저저항 실리사이드층의 면적의 여분인 측벽을 위하여 감소하여 저항을 증대시키지 않고 고속으로 더욱 신뢰성의 높은 반도체 장치가 얻게 된다.
또, 이 발명에 의하면 금속층에 Ti층을 사용하여 Ti층상에 H2SO4/H2O2에 내성을 가지는 보호막을 형성하고, 이 보호막을 레지스트 마스크를 사용 하여 패터닝하고 잔존한 보호막을 마스크로서 Ti층을 에칭한다.
이 때문에, 레지스트 마스크 제거시에 후공정으로 잔존시키는 Ti층은 보호막으로 덮여져 있기 때문에 H2SO4/H2O2에 부식되어 식각되지 않는다.
이와 같이, 레지스트 마스크 제거에 H2SO4/H2O2를 사용하는 경우에도 Ti층의 침식을 방지하여 저저항 실리사이드층을 신뢰성 좋게 형성할 수 있다.
또, 본 발명에 의하면 보호막으로서 Si3N4층을 사용하기 때문에 상술한 바와 같은 보호막에 의한 효과를 확실히 용이하게 실현할 수 있다.
또, 본 발명에 의하면 외부 패드에 접속되는 도전층상에 콘택홀부를 둘러싸도록 환상으로 고저항 영역을 형성하기 때문에, 외부 패드에서 입력되는 서지가 접합파괴를 일으키기 쉬운 소스·드레인 영역(도전층)의 코너나 내부 회로에 도달하여 악영향을 주는 것을 방지할 수 있다.
이 때문에, 서지에 의한 접합파괴가 방지되어 서지에 대한 입력보호 기능이 향상된 신뢰성이 높은 반도체 장치가 얻어진다.
또, 본 발명에 의하면 출력 드라이버의 소스·드레인 영역상에서 외부 패드에의 접속을 위한 필드 절연막의 경계부 근방에는 고저항 실리사이드층을 형성하지 않기 때문에 필드 절연막의 경계부 근방에 있어서 N이온 또는 O이온의 주입에 의한 손상이 방지되어, 접합리크 등의 열화가 방지 되어, 더욱 신뢰성이 향상된다.

Claims (6)

  1. (정정) 반도체 기판과, 상기 반도체 기판상에 형성된 실리콘 재질의 도전층과 상기 도전층상에 실리사이드 기술에 의해 형성된 실리사이드층을 구비하며, 상기 실리사이드층은 일부분이 N이온 또는 O이온이 도입된 고저항 실리사이드층으로 구성된 것을 특징으로 하는 반도체 장치.
  2. (정정) 단결정 실리콘 재질의 반도체 기판상에 폴리실리콘 재질의 도전층으로서 게이트 전극을 형성하고, 이온주입에 의해 LDD영역을 형성한 후, 상기 게이트 전극의 측면에 측벽 스페이서를 형성하고, 이온주입에 의해 도전층으로 되는 소스·드레인 영역을 형성하는 공정과, 레지스트 마스크를 사용하여 소정의 영역에 N이온 또는 O이온을 주입하는 공정과, 상기 반도체 기판상의 전면에 금속층을 퇴적하는 공정과, 상기 반도체 기판을 열처리하여 상기 게이트 전극상 및 상기 소스 드레인 영역상의 상기 금속층을 자기정합적으로 실리사이드화 하고, 미반응의 상기 금속층을 제거하는 공정과를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. (정정) 단결정 실리콘 재질의 반도체 기판상에 폴리실리콘 재질의 게이트 전극을 형성하고, 이온주입에 의해 LDD영역을 형성한 후, 상기 게이트 전극의 측면에 측벽 스페이서를 형성하고, 이온주입에 의해 소스·드레인 영역을 형성하는 공정과, 상기 기판상의 소정영역에 금속층을 형성하는 공정과, 상기 반도체 기판을 열처리하여 상기 게이트 전극상 및 상기 소스·드레인 영역상의 상기 금속층을 자기정합적으로 실리사이드화하고, 이어서 미반응의 상기 금속층을 제거하는 공정을 구비하며, 저저항 실리사이드층이 형성된 영역과 저저항 실리사이드층이 형성되지 않은 영역이 게이트 전극상과 소스·드레인 영역상에 설치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. (정정) 반도체 기판과, 상기 반도체 기판상에 형성된 실리콘 재질의 도전층과, 상기 도전층상에 실리사이드 기술에 의해 형성된 실리사이드층을 구비하며, 고저항 영역의 외부 패드와 접속하는 콘택홀을 환상으로 에워싸도록 외부 패드와 접속하는 도전층상에 N이온 또는 O이온이 도입된 고저항 실리사이드층을 형성하거나, 외부 패드와 접속하는 콘택홀을 환상으로 에워싸도록 외부 패드와 접속하는 도전층상에 비실리사이드층을 형성하는 것에 의해 설치된 반도체 장치.
  5. (정정) 실리사이드 기술에 의해 반도체 기판상에 입력 드라이버 게이트 전극과 출력 드라이버 게이트 전극 및 소스·드레인 영역을 형성하는 실리사이드층과, 출력 드라이버에 위치하고 외부 패드와 입력 드라이버 게이트 전극에 접속되는 소스·드레인 영역과, 외부 패드와 접속되는 콘택홀 A와, 입력 드라이버 게이트 전극과 접속되는 콘택홀 B를 구비하고, 상기 콘택홀 A는 상기 콘택홀 B보다 출력 드라이버 게이트 전극 가까운 측에 배열되고, 고저항 영역은 콘택홀 A와 B 주위 및 그 사이에 점유된 위치에 N이온 또는 O이온이 도입된 고저항 실리사이드층을 형성하거나, 그 위치에 실리사이드층이 존재하지 않도록 형성하는 것에 의해 설치된 반도체 장치.
  6. (정정) 실리사이드 기술에 의해 반도체 기판상에 입력 드라이버 게이트 전극과 출력 드라이버 게이트 전극 및 소스·드레인 영역상에 형성되는 실리사이드층과, 외부 패드와, 출력 드라이버에 위치하는 소스·드레인 영역과, 결합된 배선층에 의해 접속되는 외부 패드와 출력 드라이버 소스·드레인 영역 및 입력 드라이버 게이트 전극을 구비하고, 고저항 영역이 출력 드라이버 소스·드레인 영역과 배선층과 접속되는 입력 드라이버 게이트 전극상의 배선층에서 콘택홀 주위에 점유된 위치에 N이온 또는 O이온이 도입된 고저항 실리사이드층을 형성하거나, 그 위치에 실리사이드층이 존재하지 않도록 형성 하는 것에 의해 설치된 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480577B1 (ko) * 1997-12-19 2005-09-30 삼성전자주식회사 버티드콘택을갖는반도체장치및그제조방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1049070C (zh) * 1994-06-08 2000-02-02 现代电子产业株式会社 半导体器件及其制造方法
US5841173A (en) * 1995-06-16 1998-11-24 Matsushita Electric Industrial Co., Ltd. MOS semiconductor device with excellent drain current
US6071825A (en) * 1995-07-19 2000-06-06 Interuniversitaire Microelektronica Centrum (Imec Vzw) Fully overlapped nitride-etch defined device and processing sequence
JPH09321304A (ja) * 1996-03-22 1997-12-12 Seiko Epson Corp Ｍｏｓ素子を含む半導体装置およびその製造方法
KR100325383B1 (ko) * 1996-07-12 2002-04-17 니시무로 타이죠 반도체 장치 및 그 제조 방법
JP4142753B2 (ja) * 1996-12-26 2008-09-03 株式会社東芝 スパッタターゲット、スパッタ装置、半導体装置およびその製造方法
TW408465B (en) * 1997-01-24 2000-10-11 United Microelectronics Corp The manufacture method of anti-electrostatic discharge device
US6037232A (en) * 1997-09-15 2000-03-14 Advanced Micro Devices Semiconductor device having elevated silicidation layer and process for fabrication thereof
JPH11135745A (ja) 1997-10-29 1999-05-21 Toshiba Corp 半導体装置及びその製造方法
US6075271A (en) 1998-03-03 2000-06-13 Motorola, Inc. Semiconductor device inhibiting parasitic effects during electrostatic discharge
US5982600A (en) * 1998-04-20 1999-11-09 Macronix International Co., Ltd. Low-voltage triggering electrostatic discharge protection
US6236086B1 (en) 1998-04-20 2001-05-22 Macronix International Co., Ltd. ESD protection with buried diffusion
GB9809039D0 (en) * 1998-04-29 1998-06-24 Mitel Semiconductor Ltd Direct sequence spread spectrum radar
US6049119A (en) * 1998-05-01 2000-04-11 Motorola, Inc. Protection circuit for a semiconductor device
TW410385B (en) * 1999-04-19 2000-11-01 United Microelectronics Corp Method of manufacturing a semiconductor device
US6403472B1 (en) 1999-06-23 2002-06-11 Harris Corporation Method of forming resistive contacts on intergrated circuits with mobility spoiling ions including high resistive contacts and low resistivity silicide contacts
US6187617B1 (en) 1999-07-29 2001-02-13 International Business Machines Corporation Semiconductor structure having heterogeneous silicide regions and method for forming same
JP2001044294A (ja) 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2001026143A1 (fr) * 1999-10-04 2001-04-12 Matsushita Eletric Industrial Co., Ltd. Procédé de fabrication d'un dispositif à semi-conducteur
US6294448B1 (en) 2000-01-18 2001-09-25 Taiwan Semiconductor Manufacturing Company Method to improve TiSix salicide formation
US7738688B2 (en) 2000-05-03 2010-06-15 Aperio Technologies, Inc. System and method for viewing virtual slides
US6711283B1 (en) 2000-05-03 2004-03-23 Aperio Technologies, Inc. Fully automatic rapid microscope slide scanner
DE10021871A1 (de) * 2000-05-05 2001-11-15 Infineon Technologies Ag Verfahren zum Herstellen einer Barriereschicht in einem elektronischen Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements mit einer Barriereschicht
JP2002158359A (ja) * 2000-11-21 2002-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6770921B2 (en) 2001-08-31 2004-08-03 Micron Technology, Inc. Sidewall strap for complementary semiconductor structures and method of making same
KR100587596B1 (ko) * 2002-10-30 2006-06-08 매그나칩 반도체 유한회사 반도체장치의 플러그 형성방법
JP3848263B2 (ja) 2003-01-15 2006-11-22 沖電気工業株式会社 半導体装置
US7855126B2 (en) * 2004-06-17 2010-12-21 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same
KR100593736B1 (ko) * 2004-06-17 2006-06-28 삼성전자주식회사 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들
US7314829B2 (en) * 2004-08-16 2008-01-01 Intel Corporation Method and apparatus for polysilicon resistor formation
KR100678468B1 (ko) * 2005-01-14 2007-02-02 삼성전자주식회사 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법
US20080283936A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Silicon germanium flow with raised source/drain regions in the nmos
JP5430904B2 (ja) * 2008-10-15 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101714003B1 (ko) 2010-03-19 2017-03-09 삼성전자 주식회사 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자
US8987102B2 (en) * 2011-07-27 2015-03-24 Applied Materials, Inc. Methods of forming a metal silicide region in an integrated circuit
CN106206691B (zh) * 2015-04-29 2019-04-26 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069213B2 (ja) * 1985-09-30 1994-02-02 株式会社東芝 半導体装置の製造方法
JPH0691094B2 (ja) * 1987-02-20 1994-11-14 富士通株式会社 半導体装置の製造方法
JPH01103873A (ja) * 1987-06-23 1989-04-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0770725B2 (ja) * 1989-03-29 1995-07-31 シャープ株式会社 半導体装置の製造方法
US5170242A (en) * 1989-12-04 1992-12-08 Ramtron Corporation Reaction barrier for a multilayer structure in an integrated circuit
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
US5021853A (en) * 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
JPH0415825A (ja) * 1990-05-09 1992-01-21 Toshiba Corp マイクロ分岐処理方式
JPH06276560A (ja) * 1993-03-23 1994-09-30 Fujitsu General Ltd 集合住宅玄関機
KR0130376B1 (ko) * 1994-02-01 1998-04-06 문정환 반도체소자 제조방법
US5773328A (en) * 1995-02-28 1998-06-30 Sgs-Thomson Microelectronics, Inc. Method of making a fully-dielectric-isolated fet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480577B1 (ko) * 1997-12-19 2005-09-30 삼성전자주식회사 버티드콘택을갖는반도체장치및그제조방법

Also Published As

Publication number Publication date
US5635746A (en) 1997-06-03
US5956617A (en) 1999-09-21
JPH0923005A (ja) 1997-01-21
DE19605235A1 (de) 1997-01-09

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