KR940004457B1 - 자기 정합된 실리사이드 cmos 처리에서의 esd 보호용 n-채널 클램프 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 일실시예의 따라 제조된 ESD 보호 트랜지스터를 이용하는 출력 버퍼 회로의 전기적 개략도.
제2도는 제1도의 본 발명 일실시예에 따라 ESD 보호 트랜지스터를 포함하는 반도체 집적 회로도로서 제2a도의 라인 2-2를 따라 절취한 단면 정면도.
제2a도는 제2도의 디바이스의 평면도.
제3도, 제4도, 제5도, 제6도 및 제7도는 본 발명의 일실시예에 따른 ESD 보호 트랜지스터의 제조시 중간 단계에 있는 제2도 및 제2a도의 장치의 단면 정면도.
제5a도, 제6a도 및 제7a도는 각각 제5도, 제6도 및 제7도의 디바이스의 평면도.
제8도는 본 발명의 다른 실시예에 따라 ESD 보호 디바이스를 포함하는 반도체 회로의 단면 정면도.
* 도면의 주요부분에 대한 부호의 설명
10 : CMOS 집적 회로 칩 11 : 보호 디바이스 또는 보호 트랜지스터
15 : P-에피택셜층 16 : 출력 패드
17 : N-웰부 24, 25 : 측벽 스페이서
26, 27 : 실리사이드 영역
본 발명은 반도체 장치에 관한 것으로, 구체적으로는 집적 회로를 제조하기 위한 자기 정합(self-aligmnent)실리사이드 CMOS 프로세스에 조화되는 방식으로 정전기 방전(Electrostatic discharge; ESD)보호 디바이스를 형성하는 방법에 관한 것이다.
정전기 방전(ESD)은 과전류 또는 얇은 산화물층의 붕괴 또는 기타 메카니즘으로 인해 여러 소자들을 과열시킴으로써 MOS 집적 회로 소자의 고장을 일으킬 수 있다. MOS 집적 회로의 출력 버퍼 또는 기타 I/O노드들은 ESD고장에 대해 자체 보호될 수 있다. ESD 고장시에 주입된 전류된 전류로 인해 출력 구동기의 N-채널 MOS 풀-다운 트랜지스터가 스냅-백으로 진입하는데, 이는 대량의 전류를 전도할 수 있는 저 저항 체제이다. MOSFET, 특히 LDD(가볍게 도핑된 드레인) MOSFET에서 실리사이드 소스/드레인 영역 및 실리사이드 게이트이 사용은 MOS 집적 회로의 자체 보호 경향에 악영항을 끼친다. 더구나, 절연막이 매우 얇아서, 출력 노드가 파멸적인 손상으로부터 자체 보호될 수 있을지라도 ESD에 의해 약화되어 전류 구동 능력이 시간에 걸쳐 급속히 감소됨으로서 장기간의 신뢰성이 감소되는 것으로 나타났다.
특히, 자기 정합되는 실리사이드 영역은 역 바이어스된 접합부(스냅-백에 있는 MOS 트랜지스터의 드레인)에의 도전 접촉부(실리사이드)가 ESD 고장 발생시 열원이 되는 접합부 에지와 매우 근접하여 있기 때문에 MOS 집적 회로 소자에서 문제가 된다. 이는 실리사이드를 용해시키거나 덩어리지게 하여 고장을 야기시킨다. 실리사이드가 신뢰도를 감소시킬 수 있는 또다른 이유는 소스/드레인 직렬저항이 심하게 감소되기 때문인데, 이는 "밸러스팅"효과가 없음을 의미하며, 또한, ESD 고장시에 전류가 얇은 필라멘트로 보다 쉽게 컬랩스 할 수 있기 때문인데, 이는 과열 및 조기 고장을 유도한다.
그러나, 저항을 감소시키는 실리사이딩은 다수의 회로에서 실행상의 이유로 실행상의 이유로 출력 구동 트랜지스터에서 필요로 된다. 이러한 회로 소자에서 배치 및 디바이스 설계에 의해 ESD 디바이스상의 실리사이드 악 영향을 최소화하려는 시도는 전적으로 성공적이지도 못했으며 다수의 회로 구성에 응용될 수도 없었다. 이러한 시도들은 얇은 절연과 관련한 장기간 신뢰도의 감소 문제를 제기하지도 못했다. 그러한 시도중 하나는 게이트 절연을 위해 필드 산화물을 사용하고 보호 디바이스의 소스 및 드레인 영역을 위해 웰 접합부를 이용했는데 이것은 깊은 웰 접합부의 에지부로부터 실리사이드를 멀리 이동시킨다. 그러나 이러한 디바이스는 스냅백으로 트리거되기에 어려우며, 그의 스냅백 전압은 풀-다운 디바이스의 스냅백 전압보다 클 수 있기 때문에 그러한 디바이스는 집적 회로를 보호할 수 없다. 따라서, 보호 디바이스는 요구된 기능을 수행하는데 필요한 전기적 특성을 가지고 있어야 한다는 것이 필수 요건이다.
본 발명의 특징은 집적 회로 소자의 제조시 정전기 보호 디바이스의 형성 방법에 있으며, (가) 상기 보호 디바이스의 제1트랜지스터 게이트와 다른 트랜지스터들의 다른 트랜지스터 게이트를 포함하는 트랜지스터 게이트를 반도체 본체부의 일면에 형성하는 단계; (나) 상기 면에 산화물의 정합 코팅부를 증착하는 단계; (다) 상기 제1 트랜지스터 게이트를 포함하는 상기 면영역을 마스킹 하는 단계; (라) 상기 영역상에 상기 산화물을 남기고 상기 다른 트랜지스터 게이트에 인접하여 측벽 스페이서를 남기는 방식으로 상기 면을 에칭하는 단계; (마) 상기 측벽 스페이서와 자기 저합되는 소스/드레인 영역과 상기 다른 트랜지스터 게이트상의 상기 면상에 실리사이드 영역을 형성하는 한편, 상기 제1트랜지스터 게이트상에 그것과 자기 정합되는 실리사이드의 형성을 블로킹하는 단계를 포함한다.
또한 본 발명의 집적 회로는 (가) 반도체 본체부의 일면에 형성된 소스/드레인 영역을 가지며 상기 면에 게이트를 갖는 적어도 하나의 트랜지스터; (나) 상기 게이트의 측벽부에 증착 산화물로 형성된 측벽 스페이서를 포함하는데; (다) 상기 트랜지스터는 상기 측벽 스페이서와 자기 정합된 소스 및 드레인 영역상에 실리사이드 영역을 갖는 소스 및 드레인 영역을 가지고; (라) 게이트를 포함하고 상기 소스/드레인 영역과 동일 형태의 소스 및 드레인 영역을 포함하며, 상기 게이트위에 그리고 상기 게이트에 인접한 상기 소스 및 드레인 영역 위에 사익 증착 산화물의 마스킹층을 포함하는 보호 디바이스를 포함하는데, 상기 ESD 보호 디바이스는 상기 게이트 또는 상기 게이트와 인접한 상기 소스 및 드레인 영역상의 상기 면에 실리사이드 영역을 갖지 않는 것을 특징으로 한다.
본 발명의 일실시예에 따르면, ESD 보호 디바이스 N-채널 접지 -게이트 트랜지스터에 의해 집적 회로에 형성된다. 이러한 보호 디바이스는 집적 보호 소자에서의 P- 및 N-채널 트랜지스터와 같이 폴리실리콘 게이트를 갖지만, ESD 고정의 악 영향을 최소화하기 위해 보호 디바이스의 실리사이딩이 조절된다. 다른 트랜지스터들의 실리사이딩이 CMOS 프로세서에 의해 형성되는 것과는 대조적으로, 보호 디바이스의 폴리실리콘 게이트 상단에는 어떠한 실리사이드 영역도 생성되지 않으며, 또한 게이트 부근과 게이트에 자기 정합된 소스/드레인 영역상에도 생성되지 않는다. 보호 트랜지스터의 게이트 부근의 실리사이딩은 마시크로서 증착된 산화물층은 이용함으로써 방지되는데, 이러한 산화물층은 또한 트랜지스터 게이트에 대한 측벽 스페이서를 셍성하는데 이용된다. 측벽 스페이서는 보호 트랜지스터를 제외한 P- 및 N-채널 트랜지스터를 위해 게이트와 자기 정합되는 소스/드레인 영역상에 자기 정합된 실리사이드 영역을 생성하는데 이용된다. 보호 트랜지스터의 실리사이딩을 블록킹하기 위해 자기 정합된 실리사이드 소스/드레인 영역을 갖는 CMOS 집적 회로를 형성하기 위한 표준 프로세서가 단지 하나의 단순한 마스킹 단계를 부가하여 이용될 수 있다.
소스/드레인 자기 정합된 실리사이딩의 블록킹은 실리사이드가 드레인 접합부에 있는 열 발생 영역으로부터 멀리 이격지게 함으로써 손상이 격감되는 것을 의미한다. 상기 표준 프로세스에 있어서, 실리사이드의 에지부는 열 원으로부터 떨어진 스페이서 폭이 된다. 그리고, 후술되는 바와 같이, ESD 보호 트랜지스터가 접지된 게이트 모드로 사용됨으로써 구동 전류의 장기간의 감소는 전혀 의미가 없다.
이하 본 발명의 실시예를 첨부 도면과 관련하여 설명하겠다.
제1도의 회로도와 제2도 및 제2a도의 물리적 구조를 참조하면, 본 발명에 따라 구성된 CMOS집적 회로 칩(10)의 일부가 도시되어 있다. 이러한 디바이스는 N-채널 풀-다운(pull-down)트랜지스터(12) 및 풀-업(pull-up) 트랜지스터(13)와 함께 N-채널 ESD 보호 트랜지스터(11)를 이용하는 출력 버퍼 회로를 갖는다. 이러한 칩은 P-에피택셜층(15)을 갖는 P+ 기판(14)을 포함한다. ESD 보호 트랜지스터(11)는 출력 패드(16)와 전원의 Vss 단자 사이에 접속되며, 상기 Vss 단자는 일반적으로 P+ 기판(14)에 접속된다. P-채널 트랜지스터(13)와 기타 칩상의 P-채널 트랜지스터들은 에피택셜층의 N-웰부(17)에 형성된다. N-채널 트랜지스터(12)의 소스 및 드레인 영역(18)과 ESD 트랜지스터(11)의 소스 및 드레인 영역(19)은 얕은 N+ 영역을 형성하도록 P-에피택셜층(15)으로 유도되는 N-주입물에 의해 생성된다. ESD 보호 트랜지스터(11)는 소스/드레인 영역(19)사이에 걸쳐 있느 게이트(20)를 갖는다. P-채널 트랜지스터(13)의 소스 및 드레인 영역(21)은 얕은 P+ 영역을 형성하도록 N-웰부(17)로 유도되는 P+ 주입물에 의해 생성된다. ESD 보호 디바이스(11)의 게이트(20)와 트랜지스터(12,13)의 게이트(22,23)는 얇은 게이트 산화물층과 소스/드레인 영역들간의 채널 영역을 덮는 폴리실리콘 전극이며, 소스/드레인 영역은 상기 게이트들과 자기 정합된다. 측벽 스페이서(24,25)는 소스/드레인 영역(18,21)상의 실리사이드 영역(26,27)생성시 자기 정합 특징을 제공하기 위해 폴리실리콘 게이트(22,23)의 측면상에서 이용된다. 실리사이드 영역(28,29)은 또한 폴리실리콘 게이트(22,23)의 상단에 생성된다.
그러나, 본 발명의 일실시예에 의하면, 보호 디바이스(1)의 소스/드레인 영역(19)은 게이트(20)와 이격된 실리사이드 영역(31,32)을 가지며, 이러한 영역(31,32)은 게이트(20)와 자기 정합되지 않고, 게이트(20)의 상단은 실리사이드 되지 않는다. 이러한 목적으로, ESD 트랜지스터 게이트(20) 및 소스/드레인 영역(19)의 상단의 산화물층(30)이 측벽 스페이서(24,25)와 동시에 생성되며, 이것은 실리사이드 영역(26,27,28,29)과 동시에 발생되었을 게이트와 근접하는 자기 정합 실리사이드 영역의 발생을 블록킹한다. 저온으로 증착된 산화물층(33)은 실리사이드 영역들이 형성되고 난후에 웨이퍼의 전체면을 덮으며, 이러한 산화물층(33)에서 에칭되고 산화물 마스크층(30)을 통과하는 바이어(Via)들은 접속부(34,35)가 ESD 디바이스(11)의 소스/드레인 영역(19)의 실리사이드 영역(31,32)과 메탈-실리사이드 접촉되게 한다. 또한, 메틸-실리사이드 접속부들은 각각 트랜지스터(12,13)의 소스/드레인 접속부(36,37)를 위한 바이어들에 의해 형성된다. 메탈 접속부(34-37)는 접촉 영역(38,39)에서 실리사이드 영역과 접촉된다. 보호 디바이스(11)와 N- 및 P-채널 트랜지스터(12,13)가 존재하는 영역은 고온(열)필드 산화물 영역(40)에 의해 기판의 면상에서 분리된다. 상호 레벨 산화물에 의해 제1레벨 메탈 접촉부 및 상호 접속부(34-37)로부터 분리되는 제2(또는 제3)레벨 메탈리제이션이 있을 수 있다.(도시않됨).
실리사이드 영역(32)의 내부 에지와 트랜지스터(11)의 드레인 접합부 사이의 간격 L이 CMOS 트랜지스터에서 이용되는 "셀계법칙(design rule)"에서보다 휠씬 더 넓다는 것이 중요하다. 게이트(20)는 통상적으로 하나의 "설계 법칙"폭(여기서 폭은 소스-드레인간의 거리를 뜻함), 즉 1마크론 정도인데 반해, 제조 기술에 따라 간격 l은 3미크론 정도 또는 그 이상이 된다. 이러한 넓은 간격 L은 ESD 고장으로 인한 과열 때문에 가장 고장나기 쉬운 재료로부터 열발생 영역을 분리하느 것이 목적이다. 패드(16)에 인가된 수천볼트이 정전하는 그 전하량이 소량이고 정전하 방전의 전류 스파이크가 짧은 한 디바이스(11)를 통해 악영향없이 접지된다. 전류 스파이크로 인한 주 열 영역은 드레인 접합부에 있다. 실리사이드 영역(31,32)과 필드 산화물층(40)의 에지부 사이의 간격이 또한 길이 L로 될 수 있다.
제3도 내지 제7도를 참조하여 제2도 및 제2a도의 장치의 제조 방법이 기술되겠다. 제3도 내지 제7도는 제조 프로세스에 있어서 연속단계에 있다. 이들 도면에는 실리콘 웨이퍼의 아주 작은 부분만이 도시되어 있는데, 도시된 트랜지스터들은 각 칩에서 무수한 소자를 갖는 조밀 회로에 형성된 디바이스의 단순한 예로써 설명하기 위한 것이다. 개별 유닛으로 분리하기 전에 약 150 내지 200mm(6또는 8인치)직경의 웨이퍼에는 수백개의 칩들이 존재한다.
실리콘 산화물층(41)을 생성하는 열적 산화 단계후에, 포토레지스트 마스크(42)가 제3도에 도시된 바와 같이 N-채널 트랜지스터가 생성되어야할 영역 위에 형성된다. 마스크 되지 않은 영역의 실리콘 산화물층(41)을 제거하는 에칭 단계후에, 후속의 고온 단계에 의해 실리콘내로 구동될 때 제4도에 도시된 바와 같이 N-웰부(17)를 생성하는 얕은 영역(43)을 생성하도록 인주입이 수행된다. 제4도에 도시된 바와 같이, 필드 산화물층(40)은 에피택셜층(15)의 얇은 산화물층위에 실리콘 질화물층(44)을 먼저 증착한 다음, 트랜지스터가 생성되어야 할 곳에만 산화물/질화물을 남기도록 포토리토그래픽 마스킹 및 에칭 단계를 이용하여 산화물/질화물층(44)을 패턴화함으로써 형성된다. 웨이퍼는 산화물/질화물층(44)이 제거된 영역에 필드 산화물층(40)을 형성하도록 열적 산화 단계에 영향을 받는다. 산화물/질화물층(44)은 제거된다. 다음 단계에서는 열적 산화에 의해 게이트 산화물층(45)을 형성한 다음에, 웨이퍼의 전체면위로 다결정 실리콘층을 증착하고 제5도 및 제5a도의 도시된 바와 같이 게이트(20,22,23)(폴리실리콘 접속부 포함)만을 남기도록 포토레지스트 마스킹 및 에칭을 이용하여 실리콘층을 패턴화함으로써 게이트(20,22,23)을 생성한다. P-채널 트랜지스터(13)의 영역이 포토레지스트 마스크에 의해 덮여지고, 비소 주입이 N+소스/드레인 영역(18,19)을 생성하기 위해 폴리실리콘 게이트(20,22)를 마스크로서 사용하여 이 지점에서 실행된다. 이 포토레지스트 마스크가 제거되고, 트랜지스터(11)의 영역과 N-채널 트랜지스터(12)의 영역이 다른 포토레지스트 마스크에 의해 덮어지고 P+ 주입이 P-채널 트랜지스터(13)에 대한 소스/드레인 영역(21)을 생성하도록 실행된다.
다음에는 웨이퍼의 면이 측벽 스페이서(24,25)를 형성하는데 사용되는 저온 증착 산화물의 정합 코팅부(46)로 덮여진다. 이러한 산화물은 보호 디바이스(11)상에 실리사이드의 형성을 방지하는데 사용되고, 그리고 그러한 목적으로 포토레지스트의 마스크(47)가 보호 트랜지스터가 형성될 영역위에 형성된다. 마스크(47)는 산화물(46)의 전체 상면위로 포토레지스트를 증착하여, 전적으로 보호 트랜지스터 마스크를 한정할 목적으로 준비된 마스크를 통해 광으로 노출시킴으로써 형성된다. 게이트(20)로부터 이격진 실리사이드 영역을 위한 바이어가 마스크(47)에 남는다. 이러한 포토레지스트 마스크와 에칭 단계( 및 마스크(47)의 후속제거)는 본 발명의 비-실리사이드 보호 트랜지스터를 생산하기 위해 표준 CMOS 처리에 부가되는 유일한 제조 단계이다. 왜냐하면, 이 방법에서의 다른 모든 단계들은 측벽 스페이서와 자기 정합된 실리사이드 소스/드레인 영역을 이용하는 N-웰부 CMOS 프로세서에 이미 존재하고 있기 때문이다. 마스크(47)을 형성하고 그 마스크를 제거하는 이러한 부가된 단계는 웨이퍼면이 다른 기하학적 구조물과의 정확한 정열을 요구하지 않는다. 왜냐하면, 필드 산화물(40) 및 기타 구조상의 중복은 상당한 오정렬을 허용하기 때문이다. 상기 마스크(47)에 의해 덮어지지 않은 모든 영역에서 모든 증착된 산화물층(46)을 제거하기 위해 반응 이온 에칭과 같은 방향성 에칭이 이용된다. 그러나 소정량이 산화물만이 이러한 단계에서 제거되기 때문에 제6도 및 제6a도에 도시된 바와 같이 폴리실리콘 게이트(22,23)의 수직단 부근에는 측벽 스페이서(24,25)가 남게된다.
다음 단계에서는 제7도에 도시된 바와 같이 실리사이드 영역(26,27,28,29)을 형성하는데, 이는 먼저 마스크(47)를 제거하고, 웨이퍼의 전체 상면에 티타늄 또는다른 그러한 금속물의 얇은 층을 증착하고, 실리콘이 노출되는 곳에서 실리콘과 상기 금속의 반응에 의해 실리사이드를 형성하는 열처리에 의해 성취되는데, 산화물로 덮여진 영역에서 금속은 반응하지 않으며 후속 클리닝에 의해 제거된다. 따라서 실리사이드는 폴리실리콘게이트(20)상에는형성되징 낳고 폴리실리콘게이트(22,23)의 상단부와 트랜지스터(12,13)의 소스/드레인 영역상에 형성된다. 영역 31 및 32에서 소스/드레인 영역(19)에 생성된 실릿이딩은 거리 L만큼 게이트(20)로부터 이격져 있다. 자기 정합된 실리사이드 영역이 생성된 후에, 웨이퍼의 전체 상면이 제2도에 도시된 바와 같이 저온 증착 산화물(33)로 코팅되고, 접촉 영역(38,39)에서 실리드 영역과의 접촉이 이루어지도록 바이어를 개방하기 위해 포토레지스트 마스킹 및 에칭 단계가 수행된다. 접촉 및 상호 접속을 위한 금속층이 알루미늄등의 금속으로 먼저 피복되고 제2도 및 제2a도에 도시된 바와 같이 접속부(34,35,36,37)를 남기도록 포토레지스트 마스킹 및 에칭을 이용하여 상기 금속층을 패턴화합으로써 형성된다.
본 발명의 다른 실시예에서, 제8도에 도시된 바와 같이 P-채널 트랜지스터가 형성되는곳에 생성된 N-웰부가 보호 트랜지스터(11)의 실리사이드 영역(31,32) 아래에 또한 배치된다. N-웰부(48,19)는 N-웰부(17)와 동시에 생성되며, 후에 형성된 영역(31,32)과 동일 사이즈로 동일 위치에 있는 제4도의 마스크(42)에 남겨질 바이어를 요구한다. 이러한 N-웰부(48,49)를 생성하기 위한 보호 장치 영역상의 마스크(42)형성과는 달리, 제8도의 디바이스를 형성하는 프로세스는 제1도 내지 제7도와 동일하다. N-웰부(48,49)는 소스/드레인 영역(19)의 N+접합부가 실리사이드 영역(31,32)보다 훨씬 깊게 되어 있는 것은 아니기 때문에 고장을 일으킬 가능성이 있다. 소스 및 드레인으로부터의 웰 영역이 서로 너무 근접하여 영향을 주기 때문에 이러한 N-웰부는 정상적으로 이용될 수 없을 것이다. 그러나, 실리사이드 에지부가 소스 및 드레인 측부에서 요구된 만큼 폴리 에지부로부터 멀리 떨어져 이동되게 하는 게이트(20) 및 실리사이드 영역(31,32) 사이의 간격 L은 웰부가 서로 영향을 주는 일 없이 실리사이드하에 배치되도록 하는 부가된 이점을 갖는다.
제1도의 회로도는 보호 디바이스(11)가 트랜지스터(12,13)의 접합부에 있는 노드(50)에 직접 접속된 소스/드레인 통로를 가지므로, 2 트랜지스터(11,12)가 패드(16) 또는 노드(50)로부터 Vss의 병렬 통로를 제공하고 있는 것을 나타낸다. 패드(16)에서의 ESD 고장에 대한 최저 저항 통로는 보호 디바이스(11)(트랜지스터(12) 대신에)가 되며, 직렬 저항기가 노드(50)와 트랜지스터(11)의 드레인 사이에 배치될 수도 있다. 이와 달리, 게이트(22)의 폭(소스-드레인 통로의 길이)은 게이트(20)의 폭보다 더 길게 형성될 수 있는데, 예를 들면 게이트(20)의 폭은 1미크론이고 게이트(22)의 폭은 1.5미크론으로 될 수 있다.
전술한 바와 같이, 본 발명의 보호 트랜지스터는 정밀한 정열을 요구하는 소정의프로세스 단계를 부가하지 않고도 표준 CMOS 처리에 적합한 프로세스에 의해 제조될 수 있음을 알 수 있다.
지금까지 본 발명을 특정실시예와 관련하여 기술하였지만, 이에 한정되는 것은 아니다. 본 발명은 본 발명이 속한 기술 분야의 기술자에 의해 여러가지로 수정 및 변경이 가해질 수 있다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 그 범위가 한정된다.
Claims (17)
- 집적 회로 소자의 제조시 정전기 보호 디바이스를 제조하는 방법에 있어서, 상기 보호 디바이스에 대한 제1트랜지스터 게이트와 그밖의 트랜지스터들에 대한 트랜지스터 게이트들을 포함하여 반도체 본체부의 면에 트랜지스터 게이트들(20,22,23)을 형성하는 단계; 상기 면상에 산화물(30)의 정합 코팅부(46)을 증착하는 단계와; 상기 제 1트랜지스터 게이트를 포함하는 상기 면의 영역을 마스킹(47)하는 단계와; 상기 영역에 상기 산화물을 남기고 상기 다른 트랜지스터 게이트들에 인접하여 측벽 스페이서(24,25)가 남도록 상기 면을 에칭하는 단계와; 상기 제1트랜지스터 게이트(20)위에 이 게이트(20)와 자기 정합되는 실리사이드의 형성을 블록킹하면서, 상기 측벽 스페이서와 자기 정합되는 소스/드레인 영역과 상기 다른 트랜지스터 게이트들의 상기 면위에 실리사이드 영역(26,27,31,32)을 형성하는 단계를 포함하는 것을 특징으로 하는 정전기 보호 디바이스 제조방법.
- 제1항에 있어서, 상기 트랜지스터들이 소스/드레인 영역을 생성하기 위한 마스크로서 상기 제1트랜지스터 게이트 및 상기 다른 트랜지스터 게이트들을 이용하여 상기 면으로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항 또는 제2항에 있어서, 상기 불순물을 주입하는 단계는, N-형 및 P-형 불순물을 주입함으로써 상기 다른 트랜지스터 게이트들에 대한 N-채널 및 P-채널 트랜지스터를 형성하는 별도의 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 영역을 마스킹하는 단계는, 상기 제1트랜지스터 게이트를 에위싸는 소스/드레인 영역을 마스킹 하는 것을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 실리사이드 영역(26,27,31,32)을 형성하는 단계는, 상기 게이트의 폭이상으로 상기 보호 디바이스의 상기 게이트로 부터 이격된 상기 보호 디바이스의 소스/드레인 영역에 실리사이드를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
- 반도체 본체부의 면에 형성된 소스/드레인 영역(18)을 가지며 상기 면에 게이트(22)를 갖는 적어도 하나의 트랜지스터(12)와; 상기 게이트의 측벽에 증착 산화물(30)로 형성된 측벽 스페이서(24,25)를 포함하는데, 상기 트랜지스터는 상기 스페이서(24,25)와 자기 정합된 소스/드레인 영역상에 실리사이드 영역(26,27,31,32)을 갖는 소스 및 드레인 영역을 가지며, 게이트(20)와, 상기 소스/드레인 영역과 동일한 타일의 소스 및 드레인 영역(19)와, 상기 게이트(20)위와 이 게이트에 인접한 상기 소스 및 드레인 영역상의 상기 증착 산화물의 마스킹층(30)을 포함하는 정전기 방전(ESD) 보호 디바이스(11)를 포함하는데, 상기 ESD 보호 디바이스는 상기 게이트 또는 상기 게이트에 인접한 상기 소스 및 드레인 영역상의 상기 면에 실리사이드 영역을 갖지 않는 것을 특징으로 하는 집적 회로 소자(10).
- 제6항에 있어서, 상기 적어도 하나의 트랜지스터는 N-및 P-채널 MOS 트랜지스터들을 포함하는 것을 포함하는 것을 특징으로 하는 집적 회로 소자.
- 제6항에 또는 제7항에 있어서, 상기 ESD 보호 디바이스는 P-형 반도체에 형성되며 상기 소스 및 드레인 영역은 N-형인 것을 특징으로 하는 집적 회로 소자.
- 제8항에 있어서, 상기 디바이스는 상기 면에 형성된 P-채널 및 N-채널 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 집적 회로 소자.
- 제6항에 있어서, 상기 ESD 보호 디바이스는 상기 게이트의 폭보다 큰 거리로 상기 게이트로 부터 이격진 상기 소스 및 드레인 영역에 실리사이드 영역을 갖는 것을 특징으로 하는 집적 회로 소자.
- 제10항에 있어서, 상기 ESD보호 디바이스의 상기 소스 및 드레인 영역에 금속-실리사이드 접촉부를 포함하는 것을 특징으로 하는 집적 회로 소자.
- 실리콘 본체부의 면에 필드 산화물을 형성하고 제1트랜지스터 영역의 상기 면에 N-웰부를 형성하는 단계와; 상기 제1트랜지스터 영역의 상기 면에 제1 폴리실리콘 트랜지스터 게이트를 형성하고 상기 필드 산화물로 둘러싸인 제2 트랜지스터에 제2폴리실리콘 트랜지스터 게이트를 형성하는 단계와; 상기 제2트랜지스터 영역에 소스/드레인 영역을 생성하기 위해 마스크로써 상기 트랜지스터 게이틀 이용하여 상기 면으로 불순물을 주입하는 단계와; 상기 면에 실리콘 산화물이 정합 코팅부를 증착하는 단계와; 상기 제2실리콘 영역을 마스킹하는 단계와; 상기 제2게이트와 상기 제2게이트에 인접한 상기 제2트랜지스터 영역상에 산화물의 상기 정합 코팅부를 남기고 상기 제1트랜지스터 게이트에 인접하여 측벽 스페이서를 남기도록 상기 면을 에칭하는 단계와; 상기 제2트랜지스터 게이트와 상기 제2트랜지스터 게이트에 인접한 소스/드레인 영역이 상기 정합 코팅부에 의해 실리사이드로 부터 블록킹되면서 상기 측벽 스페이서에 인접한 상기 소스/드레인 영역의 상기 면에 실리사이드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 소자 제조 방법.
- 제12항에 있어서, 상기 불순물을 주입하는 단계는, 상기 트랜지스터 영역의 상기 N-웰부에 P-채널 트랜지스터를 형성하도록 P-형 불순물을 주입하는 단계와, 상기 제2트랜지스터 영역에 N-형 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 집적 회로 소자 제조 방법.
- 제13항에 있어서, 상기 N-형 불순물을 주입하는 단계는 제3트랜지스터 영역에서 N-채널 트랜지스터의 소스/드레인 영역을 또한 형성하는 것을 특징으로 하는 집적 회로 소자 제조 방법.
- 제12항에 있어서, 상기 작용을 방지하기 위해 서로 이격진 상기 제2트랜지스터 영역의 상기 소스/드레인 영역의 실리사이드 영역 아래에 불순물을 도핑된 웰부 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 소자 제조 방법.
- 제12항에 있어서, 상기 실리사이드 영역의 접촉부 영역과 상기 제2트랜지스터의 상기 소스/드레인 영역에 금속-반도체 접촉부를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 소자 제조 방법.
- 제12항에 있어서, 상기 제2트랜지스터는 ESD 보호 디바이스인 것을 특징으로 하는 집적 회로 소자 제조 방법.
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