JPS61137358A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61137358A JPS61137358A JP25918684A JP25918684A JPS61137358A JP S61137358 A JPS61137358 A JP S61137358A JP 25918684 A JP25918684 A JP 25918684A JP 25918684 A JP25918684 A JP 25918684A JP S61137358 A JPS61137358 A JP S61137358A
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- Japan
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- misfet
- integrated circuit
- semiconductor integrated
- circuit device
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、静電気破壊防止回路を備えた半導体集積回路装置に
適用して有効な技術に関するものである。
に、静電気破壊防止回路を備えた半導体集積回路装置に
適用して有効な技術に関するものである。
［背景技術］
Ｍ ■５ＦＥＴを備えた半導体集積回路装置は。
その人為的取扱いで誘発される過大な静電気で内部集積
回路の入力段回路が破壊される現象、所謂。
回路の入力段回路が破壊される現象、所謂。
静電気破壊を生じ易い、そこで、外部端子と入力段回路
との間に、静電気破壊防止回路を挿入し。
との間に、静電気破壊防止回路を挿入し。
前記静電気破壊を防止する必要がある（例えば、朝食書
店１９８１年６月３０日発行、集積回路応用））ンドブ
ック、ρ７３１〜ｐ７３２）。
店１９８１年６月３０日発行、集積回路応用））ンドブ
ック、ρ７３１〜ｐ７３２）。
入力段回路側の静電気破壊防止回路は、保護抵抗素子と
クランプＭＩＳＦＥＴとによって構成されている。
クランプＭＩＳＦＥＴとによって構成されている。
一方、出力段回路側にも静電気破壊防止回路を設けるこ
とが考えられる。
とが考えられる。
発明者が出力段回路の静電気破壊防止回路について検討
したところ、出力用ＭＩＳＦＥＴの静電気破壊強度を向
上するためには、そのゲート幅を充分に確保し、過大電
流を分散させる必要があることがわかった。
したところ、出力用ＭＩＳＦＥＴの静電気破壊強度を向
上するためには、そのゲート幅を充分に確保し、過大電
流を分散させる必要があることがわかった。
しかし、さらに、検討を加わえた結果、ゲート幅を充分
に確保すると、出力用Ｍ Ｉ Ｓ ＦＥＴのＯＮ抵抗が
小さく、過渡的電流が大きくなるので。
に確保すると、出力用Ｍ Ｉ Ｓ ＦＥＴのＯＮ抵抗が
小さく、過渡的電流が大きくなるので。
出力レベルに変動を生じる。このために、本発明者は、
半導体集積回路装置の静電気破壊強度の向上と良好な電
気的特性とを同時に得ることができないという問題点を
見い出した。
半導体集積回路装置の静電気破壊強度の向上と良好な電
気的特性とを同時に得ることができないという問題点を
見い出した。
［発明の目的］
本発明の目的は、半導体集積回路装置の静電気破壊強度
を向上させ、かつ、良好な電気的特性を得ることが可能
な技術を提供することにある。
を向上させ、かつ、良好な電気的特性を得ることが可能
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は２本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体集積回路装置において、出力段回路を
構成する出力用ＭＩＳＦＥＴのドレイン領域と出力用の
外部端子との間に、通常の動作時にオフ状態になる保護
用ＭＩＳＦＥＴを並列に設ける。
構成する出力用ＭＩＳＦＥＴのドレイン領域と出力用の
外部端子との間に、通常の動作時にオフ状態になる保護
用ＭＩＳＦＥＴを並列に設ける。
これによって、過大電流が外部端子に入力すると、出力
レベルに影響を生じない程度の出力用ＭｒｓＦＥＴのゲ
ート幅を、保護用ＭＩＳＦＥＴで静電気破壊を防止する
程度に増大させることができるので、静電気破壊強度を
向上し、かつ、良好な電気的特性を得ることができる。
レベルに影響を生じない程度の出力用ＭｒｓＦＥＴのゲ
ート幅を、保護用ＭＩＳＦＥＴで静電気破壊を防止する
程度に増大させることができるので、静電気破壊強度を
向上し、かつ、良好な電気的特性を得ることができる。
′ 以下１本発明の構成について１本発明を、ＣＭＩ
Ｓ、を備えた半導体集積回路装置の出力部に適用した実
施例とともに説明する。
Ｓ、を備えた半導体集積回路装置の出力部に適用した実
施例とともに説明する。
［実施例］
第１図乃至第４図は、本発明の一実施例を説明するため
の図であり、第１ｒＪ！Ｊは、半導体集積回路装置の出
力部の等価回路図、第２図は、半導体集積回路装置の出
力部の具体的な構成を示す要部平面図、第３＠は、第２
図の■−■切断線における断面図、第４図は、静電気破
壊強度のゲート幅依存性を示す図である。第２図は、そ
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
の図であり、第１ｒＪ！Ｊは、半導体集積回路装置の出
力部の等価回路図、第２図は、半導体集積回路装置の出
力部の具体的な構成を示す要部平面図、第３＠は、第２
図の■−■切断線における断面図、第４図は、静電気破
壊強度のゲート幅依存性を示す図である。第２図は、そ
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの、説明は省略する。
同一符号を付け、そのくり返しの、説明は省略する。
第１図において、ＢＰは外部端子（出力用）である。
Ｑｐは出力用のＰチャネルＭＩＳＦＥＴ、Ｑｎは出力用
のｎチャネルＭＩＳＦＥＴであり、これらのドレイン領
域は、外部端子ＢＰに接続されでいる。出力用ＭＩＳＦ
ＥＴＱｐ、Ｑｎは、半導体集積回路装置の出力段回路を
構成するようになっている。
のｎチャネルＭＩＳＦＥＴであり、これらのドレイン領
域は、外部端子ＢＰに接続されでいる。出力用ＭＩＳＦ
ＥＴＱｐ、Ｑｎは、半導体集積回路装置の出力段回路を
構成するようになっている。
Ｑ ｎ ｓは保護用ＭＩＳＦＥＴであり、出力用ＭＩＳ
ＦＥＴＱＰ又はＱｎのドレイン領域と外部端子ＢＰとの
間に、並列に設けられている。保護用ＭＩＳＦＥＴＱｎ
ｇは１通常の動作時（例えば、０〜５［ｖ］程度の信号
を使用する状態）ではオフ状態になるように構成され、
過大電流が外部端子ＢＰに入力した時に、出力用トラン
ジスタＱｎとともに静電気破壊防止回路Ｉを構成するよ
うになっている。
ＦＥＴＱＰ又はＱｎのドレイン領域と外部端子ＢＰとの
間に、並列に設けられている。保護用ＭＩＳＦＥＴＱｎ
ｇは１通常の動作時（例えば、０〜５［ｖ］程度の信号
を使用する状態）ではオフ状態になるように構成され、
過大電流が外部端子ＢＰに入力した時に、出力用トラン
ジスタＱｎとともに静電気破壊防止回路Ｉを構成するよ
うになっている。
出力用バッファ回路■は、主として、前記出力段回路、
その一部と保護用ＭＩＳＦＥＴＱｎｓとで構成される静
電気破壊防止回路Ｉによって構成されている。
その一部と保護用ＭＩＳＦＥＴＱｎｓとで構成される静
電気破壊防止回路Ｉによって構成されている。
Ｌ＋ 、Ｌ２は内部集積回路（例えば、ロジック）の最
終段回路、Ｐｊ、Ｐ２は最終段回路Ｌ＋、Ｌ２のそれぞ
れに接続される信号端子である。
終段回路、Ｐｊ、Ｐ２は最終段回路Ｌ＋、Ｌ２のそれぞ
れに接続される信号端子である。
Ｖｃｃは電源電圧端子（例えば、５ ［Ｖ］ ） 。
Ｖｓｓは基準電圧端子（例えば、Ｏ［Ｖ］ ）である。
第２図及び第３図において、ｌは単結晶シリコンからな
るＰ−型の半導体基板、２はｎ−型のウェル領域である
。
るＰ−型の半導体基板、２はｎ−型のウェル領域である
。
３はフィールド絶縁膜、４はｐ型のチャネルストッパ領
域である。
域である。
５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウェル領域２主面部に設けられている。この絶
縁膜５は、主としてｌＭＩＳＦＥＴのゲート絶縁膜を構
成するようになっている。
板１及びウェル領域２主面部に設けられている。この絶
縁膜５は、主としてｌＭＩＳＦＥＴのゲート絶縁膜を構
成するようになっている。
６は導電層であり、絶縁膜５又はフィールド絶縁膜３の
所定の上部に設けられている。この導電層６は、ＭＩＳ
ＦＥＴのゲート電極又は配線を構成するためのものであ
る。
所定の上部に設けられている。この導電層６は、ＭＩＳ
ＦＥＴのゲート電極又は配線を構成するためのものであ
る。
７はｎ＋型の半導体領域であり、導電層６の両側部の半
導体基板ｌの主面部に設けられている。
導体基板ｌの主面部に設けられている。
この半導体領域７は、ＭｒＳＦＥＴのソース領域又はド
レイン領域を構成するようになっている。
レイン領域を構成するようになっている。
８はｐ＋型の半導体領域であり、導電層６の両側部のウ
ェル領域２の主面部に設けられている。
ェル領域２の主面部に設けられている。
この半導体領域８は、ＭＴＳＦＥＴのソース領域又はド
レイン領域を構成するようになっている。
レイン領域を構成するようになっている。
出力用ＭＩ ５ＦＥＴＱｎ又は保護用ＭＴＳＦＥＴＱｎ
ｓは、半導体基板１、絶縁膜５．導電層６及び一対の半
導体領域７によって構成されているそして、出力用ＭＩ
ＳＦＥＴＱｎは、少なくともソース領域又はドレイン領
域となる一方の半導体領域７を共有させ１本実施例では
３つで構成している。保護用ＭＩＳＦＥＴＱｎｓは、出
力用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｎの一方の半導体領域（
ドレイン領域７を共有させ１本実施例では１つで構成し
ている出力用ＭＩＳＦＥＴＱｎ又は保護用Ｍ Ｉ Ｓ
ＦＥＴＱｎｓは、必要に応じて数、形状等を変化させて
もよい。
ｓは、半導体基板１、絶縁膜５．導電層６及び一対の半
導体領域７によって構成されているそして、出力用ＭＩ
ＳＦＥＴＱｎは、少なくともソース領域又はドレイン領
域となる一方の半導体領域７を共有させ１本実施例では
３つで構成している。保護用ＭＩＳＦＥＴＱｎｓは、出
力用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｎの一方の半導体領域（
ドレイン領域７を共有させ１本実施例では１つで構成し
ている出力用ＭＩＳＦＥＴＱｎ又は保護用Ｍ Ｉ Ｓ
ＦＥＴＱｎｓは、必要に応じて数、形状等を変化させて
もよい。
出力用ＭＩＳＦＥＴＱｐは、半導体基板ｌ、絶縁膜５、
導電層６及び一対の半導体領域８によって構成されてい
る。そして、出力用Ｍ ｒ Ｓ ＦＥＴＱｐは、少なく
ともソース領域又はドレイン領域となる一方の半導体領
域８を共有させ１本実施例では４つのうちの３つで構成
している。
導電層６及び一対の半導体領域８によって構成されてい
る。そして、出力用Ｍ ｒ Ｓ ＦＥＴＱｐは、少なく
ともソース領域又はドレイン領域となる一方の半導体領
域８を共有させ１本実施例では４つのうちの３つで構成
している。
第４図に示すように１通常の動作時に出力レベルに影響
を生じさせないためには、出力用ＭＩＳＦＥＴＱｎのゲ
ート幅をＷｎ程度以下で構成する必要がある。このとき
の静電気破壊強度は、不充分なＶ ｎ Ｌ、か得ること
ができない。
を生じさせないためには、出力用ＭＩＳＦＥＴＱｎのゲ
ート幅をＷｎ程度以下で構成する必要がある。このとき
の静電気破壊強度は、不充分なＶ ｎ Ｌ、か得ること
ができない。
しかしながら１人為的取扱い等で過大電流が外部端子Ｂ
Ｐに入力すると、出力用ＭＩＳＦＥＴＱｎのゲート１！
ｉｌ Ｗ ｎに、Ｓ履用ＭＩＳＦＥＴのゲート幅Ｗｎ
ｓが付加され、ゲート幅ＷｔのＭＩＳＦＥＴ（静電気破
壊防止回路ｉ）を構成するようになっている。すなおち
、前記静電気破壊防止回路ｒは、充分なゲート＠Ｗｔを
確保することができるので、過大電流を出力用ＭＩＳＦ
ＥＴＱｎに比べて充分に分散させ、半導体基板１に放電
（ブレークダウン）させることができる。これによって
出力用ＭＩ Ｓ ＦＥＴＱｎの静電気破壊強度Ｖｎに保
護用ＭＩＳＦＥＴＱｎｓの静電気破壊強度ＶｎＳが付加
され、静電気破壊防止回路■は、電気破壊強度Ｖｔを得
ることができる。
Ｐに入力すると、出力用ＭＩＳＦＥＴＱｎのゲート１！
ｉｌ Ｗ ｎに、Ｓ履用ＭＩＳＦＥＴのゲート幅Ｗｎ
ｓが付加され、ゲート幅ＷｔのＭＩＳＦＥＴ（静電気破
壊防止回路ｉ）を構成するようになっている。すなおち
、前記静電気破壊防止回路ｒは、充分なゲート＠Ｗｔを
確保することができるので、過大電流を出力用ＭＩＳＦ
ＥＴＱｎに比べて充分に分散させ、半導体基板１に放電
（ブレークダウン）させることができる。これによって
出力用ＭＩ Ｓ ＦＥＴＱｎの静電気破壊強度Ｖｎに保
護用ＭＩＳＦＥＴＱｎｓの静電気破壊強度ＶｎＳが付加
され、静電気破壊防止回路■は、電気破壊強度Ｖｔを得
ることができる。
９は絶縁膜であり、ＭＩＳＦＥＴ等の半導体素子の上部
に設けられている。１０は接続孔であり。
に設けられている。１０は接続孔であり。
所定の導電層６の上部の絶縁膜９又は所定の半導体領域
７，８の上部の絶縁膜５，９を除去して設けられている
。
７，８の上部の絶縁膜５，９を除去して設けられている
。
１１Ａ乃至１１０は導電層であり、絶縁膜９の上部又は
接続孔１ｏを通して導電層６、半導体領域７．８と電気
的に接続するように絶縁膜９の上部に設けられている。
接続孔１ｏを通して導電層６、半導体領域７．８と電気
的に接続するように絶縁膜９の上部に設けられている。
導電層１１Ａは、外部端子ＢＰを構成するようになって
いる。
いる。
導電Ｊ１Ｆ１１Ｂは、外部端子ＢＰと出方段回路とを電
気的に接続する配線を構成するようになっている。
気的に接続する配線を構成するようになっている。
導電層１１Ｇは、電源電圧Ｖｃｃが印加される配線を構
成するようになっている。
成するようになっている。
導電層１１Ｄは、基準電圧Ｖ ｓ ｓが印加される配線
を構成するようになっている。
を構成するようになっている。
また、第５図の出力部の等価回路図に示すように、前記
と同様に、出力段回路を構成する出力用Ｍ ｒ ５ＦＥ
ＴＱｐのドレイン領域と外部端子ＢＰとの間に、ｐチャ
ネルＭＩＳＦＥＴで構成した保 ゛膜用ＭＩＳＦＥ
ＴＱｐｓを並列に設けてもよい。
と同様に、出力段回路を構成する出力用Ｍ ｒ ５ＦＥ
ＴＱｐのドレイン領域と外部端子ＢＰとの間に、ｐチャ
ネルＭＩＳＦＥＴで構成した保 ゛膜用ＭＩＳＦＥ
ＴＱｐｓを並列に設けてもよい。
また、前記実施例は、保護用ＭＩＳＦＥＴＱｎのゲート
電極を基準電圧Ｖ ｓ ｓに接続して通常の動作時をオ
フ状態にさせたが、保護用ＭＩＳＦＥＴのしきい値電圧
を高め１通常の動作時をオフ状態にしてもよい。この技
術手段としては、保護用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎ ｓのチャネル領域に、イオン注入技術で不純物を導
入し、そのしきい値電圧を例えば７［ｖ］程度（例えば
、０〜５［ｖ］程度の信号を使用するの場合）にすれば
よい。
電極を基準電圧Ｖ ｓ ｓに接続して通常の動作時をオ
フ状態にさせたが、保護用ＭＩＳＦＥＴのしきい値電圧
を高め１通常の動作時をオフ状態にしてもよい。この技
術手段としては、保護用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎ ｓのチャネル領域に、イオン注入技術で不純物を導
入し、そのしきい値電圧を例えば７［ｖ］程度（例えば
、０〜５［ｖ］程度の信号を使用するの場合）にすれば
よい。
また、前記実施例は、出力用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎのドレイン領域と共有させ、保護用ＭＩＳＦＥＴ
Ｑｎｓを並列に設けたが、保護用Ｍ Ｉ Ｓ ＦＥＴＱ
ｎｓを抵抗値の低いアルミニウム配線等で並列に接続し
てもよい。
Ｑ ｎのドレイン領域と共有させ、保護用ＭＩＳＦＥＴ
Ｑｎｓを並列に設けたが、保護用Ｍ Ｉ Ｓ ＦＥＴＱ
ｎｓを抵抗値の低いアルミニウム配線等で並列に接続し
てもよい。
［効果］
以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。
術によれば、以下に述べるような効果を得ることができ
る。
（１）半導体集積回路装置において、出力段回路を構成
する出力用ＭＩＳＦＥＴのドレイン領域と出力用の外部
端子との間に、通常の動作時にオフ状態の保護用ＭＩＳ
ＦＥＴを並列に設けたことによって、静電気破壊強度に
大きく考慮されずに、出力用ＭＩＳＦＥＴのゲート幅を
小さくすることができるので、過渡的電流を小さくし、
出力レベルの変動を低減することができる。
する出力用ＭＩＳＦＥＴのドレイン領域と出力用の外部
端子との間に、通常の動作時にオフ状態の保護用ＭＩＳ
ＦＥＴを並列に設けたことによって、静電気破壊強度に
大きく考慮されずに、出力用ＭＩＳＦＥＴのゲート幅を
小さくすることができるので、過渡的電流を小さくし、
出力レベルの変動を低減することができる。
（２）前記（１）により、過大電流が外部端子に入力す
ると、出力用ＭＩＳＦＥＴのゲート幅を、保護用ＭＩＳ
ＦＥＴで増大させることができるので、過大電流を分散
させて放電することがきる６（３）前記（１）及び（２
）により、静電気破壊強度を向上し、かつ、良好な電気
的特性を得ることができる。
ると、出力用ＭＩＳＦＥＴのゲート幅を、保護用ＭＩＳ
ＦＥＴで増大させることができるので、過大電流を分散
させて放電することがきる６（３）前記（１）及び（２
）により、静電気破壊強度を向上し、かつ、良好な電気
的特性を得ることができる。
以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は。
もとすき具体的に説明したが１本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。
しない範囲において１種々変形し得ることは勿論である
。
例えば、素子構造は、前記実施例とは逆にｎ−型基板に
ＰチャネルＭ Ｉ Ｓ ＦＥＴを形成し、ｐ−型のウェ
ル領域にｎチャネルＭＩＳＦＥＴを形成するものであっ
てもよい。
ＰチャネルＭ Ｉ Ｓ ＦＥＴを形成し、ｐ−型のウェ
ル領域にｎチャネルＭＩＳＦＥＴを形成するものであっ
てもよい。
さらに、前記実施例は、本発明を、ＣＭＩＳを備えた半
導体集積回路装置に適用した例について説明したが、単
チャネルＭ ｒ Ｓ ＦＥＴを備えた半導体集積回路装
置に適用してもよい。
導体集積回路装置に適用した例について説明したが、単
チャネルＭ ｒ Ｓ ＦＥＴを備えた半導体集積回路装
置に適用してもよい。
第１図乃至第４図は、本発明の一実施例を説明するため
の図であり、 第１図は、半導体集積回路装置の出方部の等価回路図。 第２図は、半導体集積回路装置の出方部の具体的な構成
を示す要部平面図。 第３図は、第２図の■−■切断線における断面図、 第４図は、静電気破壊強度のゲート幅依存性を示す図、 第５図は、本発明の他の実施例を説明するための半導体
集積回路装置の出方部の等価回路図である。 図中、ＢＰ・・・外部端子、Ｑ Ｐ ｒ Ｑ ｎ・・・
出力用ＭＩＳＦＥＴ、Ｑｎｓ、ＱＰＳ・”保護用ＭＩＳ
ＦＥＴ、１・・・半導体基板、２・・・ウェル領域、３
・・・フィールド絶縁膜、４・−・チャネルスチッパ領
域、５゜９・・・絶縁膜、６．１１・・・導電層、７，
８・・・半導体領域、１０・・・接続孔である。 第 ３ 図 第 ４ 図
の図であり、 第１図は、半導体集積回路装置の出方部の等価回路図。 第２図は、半導体集積回路装置の出方部の具体的な構成
を示す要部平面図。 第３図は、第２図の■−■切断線における断面図、 第４図は、静電気破壊強度のゲート幅依存性を示す図、 第５図は、本発明の他の実施例を説明するための半導体
集積回路装置の出方部の等価回路図である。 図中、ＢＰ・・・外部端子、Ｑ Ｐ ｒ Ｑ ｎ・・・
出力用ＭＩＳＦＥＴ、Ｑｎｓ、ＱＰＳ・”保護用ＭＩＳ
ＦＥＴ、１・・・半導体基板、２・・・ウェル領域、３
・・・フィールド絶縁膜、４・−・チャネルスチッパ領
域、５゜９・・・絶縁膜、６．１１・・・導電層、７，
８・・・半導体領域、１０・・・接続孔である。 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、出力段回路を構成する出力用ＭＩＳＦＥＴのドレイ
ン領域と、出力用の外部端子とが電気的に接続されてな
る半導体集積回路装置であって、前記出力用ＭＩＳＦＥ
Ｔと前記外部端子との間に、通常の動作時にオフ状態に
なるＭＩＳＦＥＴを並列に設けたことを特徴とする半導
体集積回路装置。 ２、前記ＭＩＳＦＥＴのドレイン領域は、前記出力用Ｍ
ＩＳＦＥＴのドレイン領域と共有して又は抵抗値の小さ
な導電層で電気的に接続されてなることを特徴とする特
許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記ＭＩＳＦＥＴは、静電気破壊防止回路を構成し
てなることを特徴とする特許請求の範囲第１項又は第２
項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25918684A JPS61137358A (ja) | 1984-12-10 | 1984-12-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25918684A JPS61137358A (ja) | 1984-12-10 | 1984-12-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137358A true JPS61137358A (ja) | 1986-06-25 |
Family
ID=17330562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25918684A Pending JPS61137358A (ja) | 1984-12-10 | 1984-12-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137358A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304778A (ja) * | 1988-06-02 | 1989-12-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5021853A (en) * | 1990-04-27 | 1991-06-04 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| US5262344A (en) * | 1990-04-27 | 1993-11-16 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| EP0948051A3 (en) * | 1998-03-24 | 2006-04-05 | NEC Electronics Corporation | Semiconductor device having a protective circuit |
-
1984
- 1984-12-10 JP JP25918684A patent/JPS61137358A/ja active Pending
Cited By (4)
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