JPH06151716A

JPH06151716A - 半導体集積回路装置

Info

Publication number: JPH06151716A
Application number: JP30111692A
Authority: JP
Inventors: Shigetoshi Sakomura; 茂俊迫村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-11-11
Filing date: 1992-11-11
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】静電気破壊防止回路Ｃｐを備えた半導体集積
回路装置において、前記静電破壊防止回路Ｃｐの保護抵
抗素子Ｒと第１半導体領域との間の絶縁膜の静電耐圧を
高め、この絶縁膜の絶縁破壊を防止する。【構成】一端側が外部端子ＢＰに電気的に接続され、
他端側が入力初段回路Ｃｉｎ又は出力最終段回路に電気
的に接続され、かつ第１半導体領域（例えばｐ型半導体
基板１）の主面上に絶縁膜(例えば素子分離絶縁膜５及
び層間絶縁膜１０)を介在して配置される保護抵抗素子
Ｒを有する静電気破壊防止回路Ｃｐを備えた半導体集積
回路装置において、前記保護抵抗素子Ｒ下の第１半導体
領域の主面部にこの第１半導体領域に対して反対導型の
第２半導体領域（例えばｎ型ウエル領域４）を設ける。
前記第２半導体領域は、前記保護抵抗素子Ｒに電気的に
接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、静電気破壊防止回路を備えた半導体集積回
路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（Ｄynamic Ｒandom Ａccess
Ｍemory）、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemo
ry)、論理ＬＳＩ等の半導体集積回路装置には、人為的
取り扱いや組立プロセス中に人体、パッケージ若しくは
デバイスに帯電された過大な静電気が外部端子(ボンデ
ィングパッド)を通して入力初段回路にサージ電流とし
て流れ込む所謂静電気破壊を防止する目的で静電気破壊
防止回路が配置される。静電気破壊は、例えば外部端子
に入力初段回路のＭＯＳＦＥＴのゲート電極が電気的に
接続される場合、このＭＯＳＦＥＴのゲート絶縁膜が破
壊される現象である。

【０００３】前記静電気破壊防止回路は外部端子と入力
初段回路との間の結線経路に挿入される。この静電気破
壊防止回路は、一般的にサージ電流をなまらせる保護抵
抗素子及びサージ電流をクランプするクランプ用ＭＯＳ
ＦＥＴを主体に構成される。保護抵抗素子の一端側は外
部端子に電気的に接続され、他端側は入力初段回路例え
ばＭＯＳＦＥＴのゲート電極に電気的に接続される。ク
ランプ用ＭＯＳＦＥＴは、ドレイン領域が結線経路に電
気的に接続され、ゲート電極、ソース領域の夫々が固定
電位(接地電位)に電気的に接続される。

【０００４】前記保護抵抗素子は、半導体基板(第１半
導体領域)の主面上に絶縁膜を介在して配置され、例え
ば多結晶珪素膜で形成される所謂ポリシリコン抵抗で構
成される。

【０００５】なお、前記半導体集積回路装置に塔載され
る一般的な静電気破壊防止回路については、例えば特開
昭５８−１４５６２号公報に記載されている。

【０００６】

【発明が解決しようとする課題】本発明者は、前述の半
導体集積回路装置に塔載される静電気破壊防止回路につ
いて以下の問題点を見出した。

【０００７】前記半導体集積回路装置に塔載される静電
気破壊防止回路において、過大な静電気が外部端子に印
加された場合、保護抵抗素子の抵抗値が小さいと、クラ
ンプ用ＭＯＳＦＥＴに過大なサージ電流が流れ込み、ク
ランプ用ＭＯＳＦＥＴのゲート絶縁膜又はドレイン領域
が破壊する。そこで、クランプ用ＭＯＳＦＥＴに流れ込
むサージ電流を抑えるために保護抵抗素子の抵抗値を大
きくすると、保護抵抗素子と半導体基板(第１半導体領
域)との間の絶縁膜に加わる電圧が高くなり、この絶縁
膜が絶縁破壊するという問題があった。

【０００８】本発明の目的は、静電気破壊防止回路を備
えた半導体集積回路装置において、前記静電気破壊防止
回路の保護抵抗素子と第１半導体領域との間の絶縁膜の
静電耐圧を高め、この絶縁膜の絶縁破壊を防止すること
が可能な技術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１１】（１）一端側が外部端子に電気的に接続さ
れ、他端側が入力初段回路又は出力最終段回路に電気的
に接続され、かつ第１半導体領域の主面上に絶縁膜を介
在して配置される保護抵抗素子を有する静電気破壊防止
回路を備えた半導体集積回路装置において、前記保護抵
抗素子下の第１半導体領域の主面部にこの第１半導体領
域に対して反対導電型の第２半導体領域を設ける。

【００１２】（２）前記第２半導体領域は前記保護抵抗
素子に電気的に接続される。

【００１３】

【作用】上述した手段(１)によれば、外部端子に正の静
電気が印加された場合、保護抵抗素子−第２半導体領域
間に存在する寄生容量と、第２半導体領域−第１半導体
領域間に存在する接合容量とで決まる電圧まで第２半導
体領域の電位が上昇し、保護抵抗素子と第１半導体領域
との間の絶縁膜に加わる電圧を低減できるので、前記絶
縁膜の静電耐圧を高めることができる。また、外部端子
に負の静電気が印加された場合、保護抵抗素子−第２半
導体領域間に存在する寄生容量と、前記第２半導体領域
−第１半導体領域間に存在する接合容量とで決まる電圧
まで第２半導体領域の電位が下降し、保護抵抗素子と第
１半導体領域との間の絶縁膜に加わる電圧を低減できる
ので、前記絶縁膜の静電耐圧を高めることができる。こ
の結果、保護抵抗素子と第１半導体領域との間の絶縁膜
の絶縁破壊を防止することができる。

【００１４】上述した手段(２)によれば、保護抵抗素子
と第１半導体領域との間の絶縁膜に加わる電圧が、保護
抵抗素子−第２半導体領域間と第２半導体領域−第１半
導体領域間とに分圧されるので、前記絶縁膜の静電耐圧
を更に高めることができる。この結果、保護抵抗素子と
第１半導体領域との間の絶縁膜の絶縁破壊を防止するこ
とができる。

【００１５】以下、本発明の構成について、静電気破壊
防止回路を備えた半導体集積回路装置に本発明を適用し
た実施例とともに説明する。

【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１７】

【実施例】

（実施例１）本発明の実施例１である半導体集積回路装
置に塔載される静電気破壊防止回路の構成を図２(等価
回路図)に示す。

【００１８】図２に示すように、半導体集積回路装置に
塔載される静電気破壊防止回路Ｃｐは、外部端子(ボン
ディングパッド)ＢＰと入力初段回路Ｃｉｎとの間の結
線経路に挿入される。

【００１９】前記入力初段回路Ｃｉｎは、図示していな
いが、例えばｎチャネルＭＯＳＦＥＴ及びｐチャネルＭ
ＯＳＦＥＴで構成されるＣＭＯＳインバータ回路で構成
される。ｎチャネルＭＯＳＦＥＴのソース領域は基準電
圧Ｖｓｓに接続され、ｐチャネルＭＯＳＦＥＴのソース
領域は高い電源電圧Ｖｃｃに接続される。ｎチャネルＭ
ＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴの夫々のゲート電
極は、静電気破壊防止回路Ｃｐを介して外部端子ＢＰに
接続される。

【００２０】前記静電気破壊防止回路Ｃｐは、保護抵抗
素子Ｒ及びクランプ用ＭＯＳＦＥＴＱｋを主体に構成さ
れる。

【００２１】前記保護抵抗素子Ｒは、一端側が外部端子
ＢＰに接続され、他端側が入力初段回路Ｃｉｎに接続さ
れる(前記結線経路に直列に接続される)。保護抵抗素子
Ｒは外部端子ＢＰに入力されるサージ電流をなまらせる
作用がある。

【００２２】前記クランプ用ＭＯＳＦＥＴＱｋは、保護
抵抗素子Ｒと入力初段回路Ｃｉｎとの間に配置され、前
記結線経路にドレイン領域が接続され、ゲート電極及び
ソース領域が基準電圧Ｖｓｓに接続される。クランプ用
ＭＯＳＦＥＴＱｋは入力初段回路Ｃｉｎに伝わるサージ
電圧をクランプする作用がある。

【００２３】次に、前記半導体集積回路装置に塔載され
る静電気破壊防止回路Ｃｐの具体的な構造について、図
１(要部断面図)を用いて説明する。

【００２４】図１に示すように、半導体集積回路装置は
単結晶珪素からなるp-型半導体基板(第１半導体領域)１
を主体に構成される。このp-型半導体基板１は例えば１
０¹⁵〜１０¹⁶〔atoms／cm³〕程度の不純物濃度で形成さ
れる。p-型半導体基板１の主面上には素子分離絶縁膜５
が形成される。

【００２５】前記p-型半導体基板１の周辺領域におい
て、素子分離絶縁膜５で周囲を囲まれたp-型半導体基板
１の主面部にはクランプ用ＭＯＳＦＥＴＱｋが構成され
る。つまり、クランプ用ＭＯＳＦＥＴＱｋは、p-型半導
体基板(チャネル形成領域)１、ゲート絶縁膜６、ゲート
電極７、ソース領域及びドレイン領域である一対のn+型
半導体領域８で構成される。一対のn+型半導体領域８
は、例えば１０²⁰〜１０²¹〔atoms／cm³〕程度の不純物
濃度で形成される。

【００２６】前記ソース領域であるn+型半導体領域８に
は、層間絶縁膜１０に形成された接続孔１０ａを通して
配線１１の一端側が電気的に接続される。この配線１１
の他端側は基準電圧Ｖｓｓに接続される。配線１１は例
えば多結晶珪素膜で形成される。この多結晶珪素膜には
抵抗値を低減するｎ型不純物例えばＰ(又はＡｓ)が導入
される。層間絶縁膜１０は、素子分離絶縁膜５上に形成
され、ゲート電極７と配線１１とを絶縁分離している。
この層間絶縁膜１０は例えば酸化珪素膜で形成される。

【００２７】前記ゲート電極７には、層間絶縁膜１０及
び層間絶縁膜１２に形成された接続孔１３を通して配線
１４の一端側が電気的に接続される。この配線１４の他
端側は基準電圧Ｖｓｓに接続される。配線１４は例えば
アルミニウム膜又はアルミニウム合金膜で形成される。
層間絶縁膜１２は、例えば酸化珪素膜で形成され、配線
１４と配線１１とを絶縁分離している。

【００２８】前記ドレイン領域であるn+型半導体領域８
には、層間絶縁膜１０に形成された接続孔１０ｂを通し
て保護抵抗素子Ｒの他端側が電気的に接続される。この
保護抵抗素子Ｒは例えば配線１１で形成される所謂ポリ
シリコン抵抗で構成される。つまり、保護抵抗素子Ｒは
素子分離絶縁膜５上に層間絶縁膜１０を介在して配置さ
れる。

【００２９】前記保護抵抗素子Ｒの一端側には、層間絶
縁膜１２及び層間絶縁膜１５に形成された接続孔１６を
通して配線１７の他端側が電気的に接続される。この配
線１７の一端側は、この配線１７と一体に形成された外
部端子ＢＰに電気的に接続される。配線１７は、前記配
線１４と同様に、例えばアルミニウム膜又はアルミニウ
ム合金膜で形成される。層間絶縁膜１５は、例えば酸化
珪素膜で形成され、配線１７と配線１４とを絶縁分離し
ている。

【００３０】前記保護抵抗素子Ｒ下のp-型半導体基板
(第１半導体領域)１の主面部には、このp-型半導体基板
１に対して反対導電型のｎ型ウエル領域(第２半導体領
域)４が形成される。つまり、ｎ型ウエル領域４上に
は、素子分離絶縁膜５及び層間絶縁膜１０を介在して保
護抵抗素子Ｒが配置される。このｎ型ウエル領域４は、
p-型半導体基板１に比ベて高い例えば１０¹⁶〜１０
¹⁷〔atoms／cm³〕程度の不純物濃度で形成され、p-型半
導体基板１とでｐｎ接合部を形成する。このように、保
護抵抗素子Ｒ下のp-型半導体基板１の主面部にｎ型ウエ
ル領域４を形成することにより、外部端子ＢＰに正の静
電気が印加された場合、保護抵抗素子Ｒ−ｎ型ウエル領
域(第２半導体領域)４間に存在する寄生容量と、ｎ型ウ
エル領域（第２半導体領域）４−p-型半導体基板(第１
半導体領域)１間に存在する接合容量とで決まる電圧ま
でｎ型ウエル領域４の電位が上昇し、保護抵抗素子Ｒと
p-型半導体基板１との間の絶縁膜(素子分離絶縁膜５及
び層間絶縁膜１０)に加わる電圧を低減できるので、こ
の絶縁膜の静電耐圧を高めることができる。

【００３１】また、外部端子ＢＰに負の静電気が印加さ
れた場合、ｎ型ウエル領域４とp-型半導体基板１との間
のｐｎ接合部(ダイオード)は順バイアスとなるが、静電
気は高速現象であり、ｎ型ウエル領域４の抵抗率は高い
ので、ｎ型ウエル領域４の表面の電位は下降する。つま
り、保護抵抗素子Ｒ−ｎ型ウエル領域（第２半導体領
域）４間に存在する寄生容量と、ｎ型ウエル領域(第２
半導体領域)４−p-型半導体基板(第１半導体領域)１間
に存在する接合容量とで決まる電圧までｎ型ウエル領域
４の電位が下降し、保護抵抗素子Ｒとp-型半導体基板１
との間の絶縁膜（素子分離絶縁膜５及び層間絶縁膜１
０）に加わる電圧を低減できるので、この絶縁膜の静電
耐圧を高めることができる。この結果、保護抵抗素子Ｒ
とp-型半導体基板(第１半導体領域)１との間の絶縁膜の
絶縁破壊を防止できる。

【００３２】なお、保護抵抗素子Ｒの他端側は、図３
(要部断面図)に示すように、配線１４を介在してクラン
プ用ＭＯＳＦＥＴＱｋのドレイン領域であるn+型半導体
領域８に接続された配線１１に接続してもよい。この場
合、保護抵抗素子Ｒの他端側には、層間絶縁膜１２に形
成された接続孔１２ａを通して配線１４の一端側が接続
され、ドレイン領域であるn+型半導体領域８に接続され
た配線１１には、層間絶縁膜１２に形成された接続孔１
２ｂを通して配線１４の他端側が接続される。

【００３３】また、保護抵抗素子Ｒは例えばＷ膜、Ｗシ
リサイド膜で形成してもよい。このように、本実施例に
よれば以下の効果が得られる。一端側が外部端子ＢＰに
電気的に接続され、他端側が入力初段回路Ｃｉｎに電気
的に接続され、かつp-型半導体基板１の主面上に絶縁膜
（素子分離絶縁膜５及び層間絶縁膜１０）を介在して配
置される保護抵抗素子Ｒを有する静電気破壊防止回路Ｃ
ｐを備えた半導体集積回路装置において、静電気破壊防
止回路Ｃｐの保護抵抗素子Ｒとp-型半導体基板(第１半
導体領域)１との間の絶縁膜の静電耐圧を高め、この絶
縁膜の絶縁破壊を防止できる。

【００３４】（実施例２)本発明の実施例２である半導
体集積回路装置に塔載される静電気破壊防止回路の構成
を図４(要部断面図)に示す。

【００３５】図４に示すように、半導体集積回路装置に
塔載される静電気破壊防止回路Ｃｐは、前述の実施例１
と同様に、外部端子(ボンディングパッド)ＢＰと入力初
段回路Ｃｉｎとの間の結線経路に挿入される。

【００３６】前記静電気破壊防止回路Ｃｐは、p-型半導
体基板１の周辺領域において、p-型半導体基板１の主面
部に構成されるクランプ用ＭＯＳＦＥＴＱｋ及び素子分
離絶縁膜５上に層間絶縁膜１０を介在して配置される保
護抵抗素子Ｒを主体に構成される。保護抵抗素子Ｒ下の
p-型半導体基板(第１半導体領域)１の主面部には、前述
の実施例１と同様にｎ型ウエル領域(第２半導体領域)４
が形成される。

【００３７】前記ウエル領域４の主面部には、保護抵抗
素子Ｒとのオーミック接続を目的としてn+型半導体領域
８が形成される。n+型半導体領域８には、層間絶縁膜１
０に形成された接続孔１０ｃを通して保護抵抗素子Ｒが
電気的に接続される。このn+型半導体領域８は、前述の
ソース領域及びドレイン領域である一対のn+型半導体領
域８と同一工程で形成される。保護抵抗素子Ｒは、ほぼ
中央領域においてn+型半導体領域８に接続される。つま
り、ｎ型ウエル領域４は保護抵抗素子Ｒに電気的に接続
される。このように、ｎ型ウエル領域(第２半導体領域)
４に保護抵抗素子Ｒを電気的に接続することにより、保
護抵抗素子Ｒとp-型半導体領域１との間の絶縁膜(素子
分離絶縁膜５及び層間絶縁膜１０)に加わる電圧が、保
護抵抗素子Ｒ−ｎ型ウエル領域(第２半導体領域)４間と
ｎ型ウエル領域４−p-型半導体基板(第１半導体領域)１
間とに分圧されるので、前記絶縁膜の静電耐圧を更に高
めることができる。

【００３８】また、保護抵抗素子Ｒの中央部でｎ型ウエ
ル領域４に接続することにより、ｎ型ウエル領域４の電
位が約１／２まで上昇するので、前記絶縁膜に加わる電
圧をほぼ１／２にできる。

【００３９】なお、ｎ型ウエル領域４と保護抵抗素子Ｒ
との電気的な接続は、図５（要部断面図）に示すよう
に、ｎ型ウエル領域４の一部をクランプ用ＭＯＳＦＥＴ
Ｑｋのドレイン領域であるn+型半導体領域８に接続して
もよい。この場合、ｎ型ウエル領域４は、n+型半導体領
域８及び配線１１を介在して保護抵抗素子Ｒに接続され
る。

【００４０】また、図６(要部断面図)に示すように、ｎ
型ウエル領域４と保護抵抗素子Ｒとの電気的な接続を複
数箇所で行うことにより、保護抵抗素子Ｒに生じる電位
勾配とほぼ同様にｎ型ウエル領域４の表面の電位が変化
するので、更に絶縁膜の静電耐圧を高めることができ
る。

【００４１】このように、本実施例によれば、静電気破
壊防止回路Ｃｐの保護抵抗素子Ｒとp-型半導体基板(第
１半導体領域)１との間の絶縁膜（素子分離絶縁膜５及
び層間絶縁膜１０）の静電耐圧を更に高め、この絶縁膜
の絶縁破壊を防止できる。

【００４２】（実施例３）本発明の実施例３である半導
体集積回路装置に塔載される静電気破壊防止回路の構成
を図７(要部断面図)に示す。

【００４３】図７に示すように、半導体集積回路装置に
塔載される静電気破壊防止回路Ｃｐは、前述の実施例２
と同様に、外部端子(ボンディングパッド)ＢＰと入力初
段回路Ｃｉｎとの間の結線経路に挿入される。静電気破
壊防止回路Ｃｐは、保護抵抗素子Ｒ及びクランプ用ＭＯ
ＳＦＥＴＱｋを主体に構成される。

【００４４】前記クランプ用ＭＯＳＦＥＴＱｋは、n-型
半導体基板２の周辺領域において、n-型半導体基板２の
主面部に形成されたｐ型ウエル領域(第１半導体領域)３
の主面部に構成される。前記保護抵抗素子Ｒは、ｐ型ウ
エル領域３の主面上に子分離絶縁膜５及び層間絶縁膜１
０を介在して配置される。保護抵抗素子Ｒ下のｐ型ウエ
ル領域３の主面部にはｎ型ウエル領域(第２半導体領域)
４が形成される。このｎ型ウエル領域４の主面部には、
保護抵抗素子Ｒとのオーミック接続を目的としてn+型半
導体領域８が形成される。つまり、ｎ型ウエル領域４
は、前述の実施例２と同様に、保護抵抗素子Ｒに電気的
に接続される。このように、n-型半導体基板１の主面部
にｐ型ウエル領域(第１半導体領域)３を形成し、保護抵
抗素子Ｒ下のｐ型ウエル領域３の主面部にｎ型ウエル領
域４を形成し、このｎ型ウエル領域４に保護抵抗素子Ｒ
を電気的に接続することにより、本実施例の静電気破壊
防止回路Ｃｐは、前述の実施例２と同様の効果が得られ
る。

【００４５】なお、図８(要部断面図)に示すように、静
電気破壊防止回路Ｃｐは、保護抵抗素子Ｒ下のp-型半導
体基板１の主面部にｎ型ウエル領域(第１半導体領域)４
を形成し、このｎ型ウエル領域４の主面部にｐ型ウエル
領域(第２半導体領域)３を形成し、ｐ型ウエル領域３に
保護抵抗素子Ｒを電気的に接続してもよい。この場合、
ｐ型ウエル領域３の主面部には、保護抵抗素子Ｒとのオ
ーミック接続を目的としてp+型半導体領域９が形成され
る。

【００４６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００４７】例えば、本発明は、半導体集積回路装置の
出力最終回路例えばＣＭＯＳインバータ回路(ＭＯＳＦ
ＥＴのドレイン領域)と外部端子との結線経路に保護抵
抗素子を挿入する静電気破壊防止回路に適用できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００４９】静電気破壊防止回路を備えた半導体集積回
路装置において、前記静電気破壊防止回路の保護抵抗素
子と半導体基板との間の絶縁膜の静電耐圧を高め、この
絶縁膜の絶縁破壊を防止できる。

【図面の簡単な説明】

【図１】本発明の第１実施例である静電気破壊防止回
路を備えた半導体集積回路装置の要部断面図、

【図２】前記静電気破壊防止回路の等価回路図、

【図３】他の実施例を示す前記半導体集積回路装置の
要部断面図、

【図４】本発明の第２実施例である静電気破壊防止回
路を備えた半導体集積回路装置の要部断面図、

【図５】他の実施例を示す前記半導体集積回路装置の
要部断面図、

【図６】他の実施例を示す前記半導体集積回路装置の
要部断面図、

【図７】本発明の第３実施例である静電気破壊防止回
路を備えた半導体集積回路装置の要部断面図、

【図８】他の実施例を示す前記半導体集積回路装置の
要部断面図。

【符号の説明】

１…p-型半導体領域、２…n-型半導体領域、３…ｐ型ウ
エル領域、４…ｎ型ウエル領域、５…素子分離絶縁膜、
６…ゲート絶縁膜、７…ゲート電極、８…n+型半導体領
域、９…p+型半導体領域、１０…層間絶縁膜、１１…配
線、１２…層間絶縁膜、１３…接続孔、１４…配線、１
５…層間絶縁膜、１６…配線、ＢＰ…外部端子、Ｃｉｎ
…入力初段回路、Ｃｐ…静電気破壊防止回路、Ｑｋ…ク
ランプ用ＭＯＳＦＥＴ、Ｒ…保護抵抗素子。

Claims

【特許請求の範囲】

【請求項１】一端側が外部端子に電気的に接続され、
他端側が入力初段回路又は出力最終段回路に電気的に接
続され、かつ第１半導体領域の主面上に絶縁膜を介在し
て配置される保護抵抗素子を有する静電気破壊防止回路
を備えた半導体集積回路装置において、前記保護抵抗素
子下の第１半導体領域の主面部にこの第１半導体領域に
対して反対導電型の第２半導体領域を設けたことを特徴
とする半導体集積回路装置。
【請求項２】前記第２半導体領域は、前記保護抵抗素
子に電気的に接続されることを特徴とする請求項１に記
載の半導体集積回路装置。