JPH0715010A - 半導体装置の保護回路 - Google Patents

Abstract

(57)【要約】 【目的】半導体装置に対するサージ耐量が大きく、しか
も集積度を余り低下させずに済む半導体装置の保護回路
を提供することにある。 【構成】半導体装置を形成すべき基板１に逆導電形ウェ
ル１００、１０１を形成してベースに、入力端子、Ｖss
端子のパッド電極１１０、１１１直下に形成した多結晶
シリコン領域をエミッタに、基板１をコレクタにするバ
イポーラトランジスタ１１８、１１９を形成させ、他
方、基板主面に導電形が同じで導電度が高い領域１０
２、１０３を上記ウェル夫々の端部に形成させてＶdd端
子を接続し、更に、これら領域の底面にウェルと導電形
が同じで導電度が高い領域１０４、１０５を接合させ、
上記両者で構成するダイオード１１４、１１５の降伏電
圧を上記トランジスタのコレクタ・ベース接合１１６、
１１７のそれよりも低くした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の、サージ
耐量の大きな入力または出力の保護回路に関する。

【０００２】

【従来の技術】通常の半導体装置は、特定限度を超えた
電圧、電流によって損傷されてしまう。例えば、人体は
比較的帯電し易く、電位が数万Ｖに上昇するほどの電荷
が蓄積されることもあるから、周知の如く、半導体製造
業者等は、長年それによる被害防止に努めていた。しか
し、半導体装置を損傷するような状況は、上記以外にも
種々生ずることが想定されるから、そのような限度以上
の電圧が印加されても、避雷器の場合のように、特定部
位に大電流が流れるだけで、ほかの部位の半導体装置は
損傷されないように保護するために、種々の保護回路が
用いられてきた。

【０００３】例えば特開平３−６８６４号公報には、一
導電形の半導体基板上に絶縁膜を挾んで形成させたボン
ディングパッド電極の下に、逆導電形の第１の拡散層を
形成させ、このボンディングパッド電極の端部に添って
ボンディングパッド電極の周囲に逆導電形の第２の拡散
層を形成させ、第１と第２の拡散層をそれぞれドレイン
とソースに、ボンディングパッドをゲートとする寄生Ｍ
ＯＳＦＥＴを形成させ、ボンディングパッドにサージが
印加されたときには寄生ＭＯＳＦＥＴが導通状態になっ
てサージ電流を流し、内部回路には損傷を与えないよう
にする技術が開示されている。この技術による入力保護
回路の構造を模式的に示すと図５に示すようになり、そ
の等価回路は図６に示すようになる。図５中、１はｐ形
基板、２は絶縁膜、３、４、５、６はｎ+形領域、７は
ｐ+形領域、８は入力パッド電極、９は半導体装置に高
電位を与えるＶdd端子が接続される電源パッド電極で、
Ｖss端子は半導体装置に低電位を与える。なお、図５中
の斜線部は絶縁膜を示し、その他の導体、半導体等の断
面部にハッチングを施すと却って見難くなるので省略し
た。後述の各断面図についても同様である。この入力保
護回路では、等価回路の図６に示すように、入力パッド
電極８の端部が、ｎ+形領域３をソース、入力パッド電
極８をゲート、ｎ+形領域５をドレインとするＭＯＳＦ
ＥＴ１０、及びｎ+形領域５とｐ形基板１からなるダイ
オード１１に接続され、また、電源パッド電極９の端部
が、ｎ+形領域４をソース、電源パッド電極９をゲー
ト、ｎ+形領域６をドレインとするＭＯＳＦＥＴ１２、
及びｎ+形領域６とｐ形基板１からなるダイオード１３
に接続されている。入力と電源（Ｖdd）間に入力から正
のサージ電圧が印加された場合は、サージ電流はＭＯＳ
ＦＥＴ１０を経てダイオード１３を通ってＶdd側へ流れ
込む。逆に、入力から負のサージ電圧が印加された場合
は、サージ電流はＶddからＭＯＳＦＥＴ１２を経てダイ
オード１１を通って入力側へ流れる。入力と接地（Ｖs
s）間に入力から正のサージ電圧が印加された場合は、
サージ電流はＭＯＳＦＥＴ１０を通ってＶss側へ流れ
る。逆に入力から負のサージ電圧が印加された場合は、
サージ電流はＶssからダイオード１１を通って入力側へ
流れる。

【０００４】

【発明が解決しようとする課題】しかし、上記のような
従来の半導体装置の保護回路には下記のような問題点が
あった。ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ１２は導
通時の抵抗が大きく、電流駆動力が低い。このため、入
力保護回路のサージバイパス能力が低く、サージ電流が
内部回路半導体装置側へ流れ込む可能性がある。次に、
ダイオード１１およびダイオード１３はｐ形基板１の主
面に形成されているので、ダイオード１１またはダイオ
ード１３を流れる電流は、ｐ形基板１の主面近傍を流れ
る。サージ電流は面積の小さいダイオードの接合端部に
集中し、サージ電流によってダイオード１１またはダイ
オード１３が破壊され易い。本発明は、上記従来の保護
回路のような問題の生じない、サージ耐量の大きな半導
体装置の入力または出力の保護回路を提供することを課
題とする。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に本発明においては、第１の手段として、半導体装置を
形成すべきｎ（ｐ）形基板を共通のコレクタとし、この
基板の主面に第１、第２のｐ（ｎ）形領域を設けて、そ
れぞれ、ベースとし、第１、第２のｐ（ｎ）形領域主面
上に形成された第１、第２のｎ+（ｐ+）形多結晶シリコ
ン領域を、それぞれ、エミッタとする第１、第２のｎｐ
ｎ（ｐｎｐ）バイポーラトラジスタを形成させ、第１の
ｎ+（ｐ+）形多結晶シリコン領域の主面上に、入力端子
または出力端子となる第１のパッド電極を設けると共
に、第２のｎ+（ｐ+）形多結晶シリコン領域の主面上
に、半導体装置に低電位を与えるＶss端子または半導体
装置に高電位を与えるＶdd端子となる第２のパッド電極
を設け、かつ、上記第１、第２のトランジスタそれぞれ
のｐ（ｎ）形ベース領域主面の一部にｐ+（ｎ+）形領域
を形成させて、そこに、それぞれ、ベース端子を設け、
これらベース端子をそれぞれのエミッタに、それぞれ配
線によって接続し、また、第１、第２のｐ（ｎ）形領域
の端部に、基板ｎ（ｐ）形領域との境界を越え双方にま
たがるｎ+（ｐ+）形領域を設けてコレクタ端子を置き、
これにＶss端子またはＶdd端子のうち第２のパッド電極
に接続しない方を接続し、更に、第１、第２のｐ（ｎ）
形領域内に、それぞれ、上記ｎ+（ｐ+）形領域の底面に
接合するｐ+（ｎ+）形領域を設け、これらｎ+（ｐ+）形
領域とｐ+（ｎ+）形領域の接合部に、上記第１、第２ト
ランジスタのコレクタ・ベース接合に並列かつ同じ向き
に形成されたダイオードの降伏電圧が、それぞれ、上記
コレクタ・ベース接合それぞれの降伏電圧よりも低くな
るようにした。

【０００６】また同じ課題を解決する第２の手段とし
て、半導体装置を形成すべきｎ（ｐ）形基板の主面に、
ｎ+（ｐ+）形領域と、第１のｐ（ｎ）形領域と、第２の
ｐ（ｎ）形領域とを設け、第１のｐ（ｎ）形領域の主面
上に第１のｎ+（ｐ+）形多結晶シリコン領域を介して入
力端子または出力端子となる第１のパッド電極を設ける
と共に、第１のｐ（ｎ）形領域の端部に、この領域より
も深く第３のｐ（ｎ）形領域を形成させ、第２のｐ
（ｎ）形領域の主面上に第２のｎ+（ｐ+）形多結晶シリ
コン領域を介してＶss端子またはＶdd端子となる第２の
パッド電極を設けると共に、第２のｐ（ｎ）形領域の端
部に、この領域よりも深く第４のｐ（ｎ）形領域を形成
させ、かつ、第３のｐ（ｎ）形領域の主面の一部と第４
のｐ（ｎ）形領域の主面の一部に、それぞれ、ｐ+（ｎ
+）形領域を形成させ、上記ｎ+（ｐ+）領域に、Ｖss端
子またはＶdd端子のうち第２のパッド電極に接続しない
方を接続し、第３のｐ（ｎ）形領域主面のｐ+（ｎ+）形
領域上に形成させた端子を第１のパッド電極に接続する
と共に、第４のｐ（ｎ）形領域主面のｐ+（ｎ+）形領域
に形成させた端子を第２のパッド電極に接続し、更に、
ｎ（ｐ）形基板と第１のｐ（ｎ）形領域との接合、また
は、ｎ（ｐ）形基板と第２のｐ（ｎ）形領域との接合
に、それぞれ、逆バイアス電圧が印加された際は、それ
ぞれ、第１のｐ（ｎ）形領域、または、第２のｐ（ｎ）
形領域が、完全空乏化するようにした。

【０００７】更に、上記第１および第２の手段中の、ｎ
+（ｐ+）形多結晶シリコン領域とパッド電極との界面、
又は、ｎ+（ｐ+）形多結晶シリコン領域とｐ（ｎ）形領
域との界面のうち、少なくとも一方の界面の一部分に絶
縁物を形成させることにより、パッド電極にワイヤボン
ディングした際に、トランジスタのエミッタ・ベース接
合に欠陥が生じる恐れを防止するようにした。

【０００８】

【作用】通常、半導体装置は、電源に接続するＶdd端
子、接地するＶss端子、それに、入力端子と出力端子を
備えているが、本発明では、何れの端子に外部から正ま
たは負のサージ電圧が印加された場合でも、サージ電流
はサージ電圧が印加された端子から、縦形バイポーラト
ランジスタとかパンチスルーダイオードなどで構成され
たインピーダンスの低いバイパス回路を通って入り口近
くの他端子に流れて、内部の保護対象半導体装置の方に
は流れない、従ってそれを損傷させないようになってい
る。本発明では、上記のような保護用の仕組の主たる部
分を、外部と接続するためのパッド電極直下に縦方向に
形成させるようにしたので、半導体装置の集積度を余り
低下させずに済み、しかも保護回路の電流駆動力を十分
に高くできる。特に、サージ電流が保護回路内のｐｎ
（ｎｐ）接合端部に集中しないで、接合全体を均一に流
れるように、サージ電流の流路の形態に配慮したのでサ
ージ電流による損傷、破壊は生じ難い。

【０００９】

【実施例】図１は本発明の第１実施例の断面構造を模式
的に示す図で、図２はその等価回路を示す図である。ｎ
形基板１の主面にｐ形ウェル１００、１０１が形成され
ている。ｐ形ウェル１００、１０１の一端部主面に、そ
れぞれ、ｎ+形領域１０２、１０３を形成させてある。
また、ｐ形ウェル１００、１０１の他端部主面に、それ
ぞれ、ｐ+形領域１０６、１０７を設けると共に、ｐ形
ウェル１００、１０１の中央部主面上に、それぞれ、ｎ
+形多結晶シリコン領域１０８、１０９を介して、パッ
ド電極１１０、１１１を設けてある。ｐ形ウェル１０
０、１０１それぞれの内部のｎ+形領域１０２、１０３
それぞれの底部に接してｐ+形領域１０４、１０５を設
けてある。ｎ+形領域１０２、１０３を、それぞれ配線
によりＶdd端子に接続し、パッド電極１１０とｐ+形領
域１０６を入力端子に接続してある。またパッド電極１
１１とｐ+形領域１０７をＶss端子に接続してある。ｎ+
形多結晶シリコン領域１０８をエミッタ、ｐ形ウェル１
００をベース、ｎ形基板１をコレクタとするｎｐｎバイ
ポーラトランジスタ１１２が形成される。また、ｎ+形
領域１０２とｐ+形領域１０４によりダイオード１１４
が形成され、ｎ形基板１とｐ形ウェル１００とによりダ
イオード１１６が形成される。図中、抵抗１１８と示し
たのは、ｐ形ウェル１００内部におけるｎｐｎバイポー
ラトランジスタ１１２のエミッタ・ベース間のシャント
抵抗である。さらに、ｎ+形多結晶シリコン領域１０９
をエミッタ、ｐ形ウェル１０１をベース、ｎ形基板１を
コレクタとするｎｐｎバイポーラトランジスタ１１３が
形成される。またｎ+形領域１０３とｐ+形領域１０５と
によりダイオード１１５が形成され、ｎ形基板１とｐ形
ウェル１０１とによりダイオード１１７が形成される。
抵抗１１９はｐ形ウェル１０１内部におけるｎｐｎバイ
ポーラトランジスタ１１３のエミッタ・ベース間のシャ
ント抵抗である。次に半導体装置にサージが印加された
場合の本実施例保護回路の動作を、図２に示す等価回路
により説明する。 （Ａ１）：Ｖdd端子に対して入力端子が正となる場合：
ダイオード１１４、１１６が順バイアスされると共に、
ｎｐｎバイポーラトランジスタ１１２の逆トランジスタ
がターンオンする。この逆トランジスタは縦形構造であ
るため電流増幅率は比較的高く、エミッタ面積もコレク
タ面積も大きい。特に逆トランジスタのコレクタである
ｎ+形多結晶シリコン領域１０８はパッド電極１１０と
同程度の大きさ（約１４０μｍ角）にできる。従って、
この逆トランジスタの電流駆動力は十分に高くできる。
このためサージ電流の大部分は、入力端子からｎｐｎバ
イポーラトランジスタ１１２の逆トランジスタを経てＶ
dd端子へ流れる。本保護回路は上記従来構造の保護回路
よりも、サージ電流がｐｎ接合端部に集中し難く、サー
ジ電流による破壊が起き難い。 （Ａ２）：Ｖdd端子に対して入力端子が負となる場合：
ダイオード１１４、１１６が降伏する。そしてダイオー
ド１１４、１１６の降伏電流が抵抗１１８を流れること
によって、ｎｐｎバイポーラトランジスタ１１２がター
ンオンする。ここでｎｐｎトランジスタ１１２は多結晶
シリコンエミッタを持ち、かつ縦形構造であるため電流
増幅率は高い。さらにｎｐｎトランジスタ１１２のエミ
ッタは、パッド電極１１０と同程度の大きさ（約１４０
μｍ角）にできる。よって、ｎｐｎトランジスタ１１２
の電流駆動力を十分に大きくできる。このため、サージ
電流の大部分は、Ｖdd端子からｎｐｎトランジスタ１１
２を経て入力端子に流れる。本保護回路は上記従来構造
の保護回路よりも、サージ電流がｐｎ接合の端部に集中
し難く、サージ電流による破壊が起き難い。この保護回
路ではダイオード１１４の降伏電圧はダイオード１１６
の降伏電圧とは独立に任意の値に設定できる。従って、
ダイオード１１４の降伏電圧を低くして、ダイオード１
１４の降伏電流を大きくすれば、ｎｐｎトランジスタ１
１２が速やかにターンオンすると共に、ターンオンの度
合いが深くなる。よって本保護回路のサージ電流をバイ
パスする能力がさらに高くなる。 （Ｂ１）：Ｖss端子に対して入力端子が正となる場合：
上記（Ａ１）の場合と同様にしてダイオード１１４、１
１６が順バイアスされる。また上記（Ａ２）の場合と同
様にして、ダイオード１１５、１１７が降伏することに
よりｎｐｎトランジスタ１１３がターンオンする。よっ
てサージ電流は入力端子からＶss端子へバイパスされ
る。（Ａ１）や（Ａ２）の場合と同様に、サージ電流が
ｐｎ接合端部に集中し難い。そのため本保護回路は上記
従来構造の保護回路よりも、サージ電流による破壊が起
き難い。 （Ｂ２）：Ｖss端子に対して入力端子が負になる場合：
上記（Ａ２）の場合と同様にして、ダイオード１１４、
１１６が降伏することにより、ｎｐｎトランジスタ１１
２がターンオンする。また、上記（Ａ１）の場合と同様
にしてダイオード１１５、１１７が順バイアスされる。
よってサージ電流はＶss端子から入力端子へバイパスさ
れる。（Ａ１）や（Ａ２）の場合と同様に、サージ電流
がｐｎ接合端部に集中し難い。このため本保護回路は上
記従来構造の保護回路よりも、サージ電流による破壊が
起き難い。なお本実施例は、ｎｐｎトランジスタのエミ
ッタに多結晶シリコンを用いた。多結晶シリコンエミッ
タの効果は、前述のトランジスタの高ｈ_FE化の他に、一
般的にバイポーラトランジスタのエミッタとするような
ｎ+形拡散領域と比較すると、多結晶シリコン領域は厚
く形成できる点にある。このためパッド電極へのワイヤ
ボンディングを行う際に、バイポーラトランジスタのエ
ミッタ・ベース接合に欠陥が生ずる可能性が少ない。ま
た、本実施例回路は通常の入力状態においては、入力端
子に過大な正電圧が印加された場合に、ダイオード１１
４、１１６がプルアップダイオードとして働く。また、
入力端子に過大な負電圧が印加された場合には、ダイオ
ード１１４が降伏するので、入力端子電圧はＶdd電位か
らダイオード１１４の降伏電圧を減じた値程度にクラン
プされる。このように本実施例によれば回路動作に悪影
響を与えない。

【００１０】図３は本発明第２実施例の断面構造を模式
的に示す図である。この実施例では、ｎ+形多結晶シリ
コン１０８とパッド電極１１０の界面の一部分、および
ｎ+形多結晶シリコン１０９とパッド電極１１１の界面
の一部分に、絶縁物領域２００を形成してある。他は第
１実施例と同じで、等価回路も第１実施例と同じであ
る。従って本実施例回路にサージ電圧が印加された場合
の動作も第１実施例の場合と同様である。しかし、本実
施例では、絶縁物領域２００があるために、パッド電極
にワイヤボンディングした際、ｎｐｎバイポーラトラン
ジスタのエミッタ・ベース接合に欠陥が誘起される可能
性が一層抑制される。なお、絶縁物領域２００をｎ+形
多結晶シリコン１０８とｐ形ウェル１００の界面の一部
分、およびｎ+形多結晶シリコン１０９とｐ形ウェル１
０１の界面の一部分に形成しても同様な効果が得られ
る。

【００１１】図４は本発明第３実施例の断面構造を模式
的に示す図である。ｎ形基板１主面にｐ形領域３０５、
３０６、およびｎ+形領域３００を形成させてある。ｐ
形領域３０５の端部に、それよりも深いｐ形領域３０１
を形成させると共に、ｐ形領域３０６端部に、それより
も深いｐ形領域３０２を形成させてある。ｐ形領域３０
１の主面にｐ+形領域３０３を形成させ、また、ｐ形領
域３０２の主面にｐ+形領域３０４を形成させてある。
また、ｐ形領域３０５主面上にｎ+形多結晶シリコン領
域３０７を介してパッド電極３０９を形成させると共
に、ｐ形領域３０６主面上にｎ+形多結晶シリコン領域
３０８を介してパッド電極３１０を形成させてある。ｎ
+形領域３００をＶdd端子に接続し、パッド電極３０９
とｐ+形領域３０３を入力端子に接続してある。また、
パッド電極３１０とｐ+形領域３０４をＶss端子に接続
してある。ｐ形領域３０５とｎ+形多結晶シリコン領域
３０７とによりダイオード３１３が形成され、ｐ形領域
３０５とｎ形基板１とによりダイオード３１１が形成さ
れる。さらにｐ形領域３０６とｎ+形多結晶シリコン領
域３０８とによりダイオード３１４が形成され、ｐ形領
域３０６とｎ形基板１とによりダイオード３１２が形成
される。ダイオード３１１またはダイオード３１３に逆
バイアスが印加された際に、ダイオード３１１またはダ
イオード３１３が降伏する前に、ｐ形領域３０５が完全
空乏化、即ち、所謂パンチスルーするように、ｐ形領域
３０５の深さや不純物濃度を決める。また、ダイオード
３１２またはダイオード３１４に逆バイアスが印加され
た際に、ダイオード３１２またはダイオード３１４が降
伏する前に、ｐ形領域３０６が完全空乏化するように、
ｐ形領域３０６の深さや不純物濃度を決める。次に半導
体装置にサージが印加された場合の本実施例保護回路の
動作を説明する。 （Ａ１）：Ｖdd端子に対して入力端子が正となる場合：
ダイオード３１３が逆バイアスされ、ダイオード３１１
が順バイアスされる。ここでｐ形領域３０５が完全空乏
化、所謂パンチスルーするので、ｎ形基板１からｐ形領
域３０５へ注入された電子は、直ちにｎ+形多結晶シリ
コン領域３０７へ注入される。これにより、（ｉ）本実
施例保護回路はパンチスルーダイオードとして働くので
インピーダンスが低い、（ii）ｐ形領域３０５端部にそ
れより深いｐ形領域３０１があり、ｐ形領域３０１は高
抵抗であるため、ｎ形基板１を流れる電子の大部分は、
ｐ形領域３０５底面からｐ形領域３０５内部へ注入され
る。従ってパンチスルーダイオード内の電流も均一に流
れる、（iii）本保護回路のダイオードはパッド電極直
下にって、断面積を十分に大きくできる（約１４０μｍ
角）ため、インピーダンスをさらに低くすることができ
る、などの効果が得られる。上記のように本保護回路
は、サージ電圧を効率良く入力端子からＶdd端子へバイ
パスできる。さらにサージ電流による破壊も起き難い。 （Ａ２）：Ｖdd端子に対して入力端子が負となる場合：
ダイオード３１１が逆バイアスされ、ダイオード３１３
が順バイアスされる。ｐ形領域３０５がパンチスルーす
るので、ｎ+形多結晶シリコン領域３０７からｐ形領域
３０５へ注入された電子は、直ちにｎ形基板１へ入る。
ここで本実施例では、上記（Ａ１）の（ｉ）、（iii）
に加えて、ｐ形領域３０５端部に、それより深いｐ形領
域３０１があるので、ｐ形領域３０５からｎ形基板１へ
注入された電子がｐ形領域３０１へ入らずに図の下方へ
流れるので、パンチスルーダイオード内の電流も均一に
流れる、という効果が得られる。上記のように本保護街
路はサージ電流を効率良く、Ｖdd端子から入力端子へバ
イパスできる。さらにサージによる破壊も起き難い。

【００１２】（Ｂ１）：Ｖss端子に対して入力端子が正
となる場合：上記（Ａ１）と同様に、ダイオード３１３
が逆バイアスされ、ダイオード３１１が順バイアスされ
る。また上記（Ａ２）同様に、ダイオード３１２が逆バ
イアスされ、ダイオード３１４が順バイアスされる。よ
って（Ａ１）及び（Ａ２）同様に、本保護回路はサージ
電流を効率良く入力端子からＶss端子へバイパスでき
る。さらにサージ電流による破壊も起き難い。 （Ｂ２）：Ｖss端子に対して入力端子が負となる場合：
上記（Ａ２）と同様に、ダイオード３１３が順バイアス
され、ダイオード３１１が逆バイアスされる。また上記
（Ａ１）同様にダイオード３１２が順バイアスされ、ダ
イオード３１４が逆バイアスされる。よって（Ａ１）及
び（Ａ２）と同様に、本保護回路はサージ電流を効率よ
く、Ｖss端子から入力端子へバイパスできる。さらにサ
ージによる破壊も起き難い。

【００１３】上記のように、本発明では、入力端子とＶ
dd端子間、およびＶdd端子とＶss端子間にそれぞれ縦形
バイポーラトランジスタまたはパンチスルーダイオード
からなる保護回路を接続し、保護回路を外部と接続する
ためのパッド電極直下に形成させる構成としたので、
（ｉ）半導体装置の集積度を低下させることなく、保護
回路のインピーダンスを低下させることができ、保護回
路の電流駆動力を十分に高くできる。このため、サージ
電流が内部回路に流れ込まないので、サージ電流による
内部回路の破壊が起きない、（ii）サージ電流は保護回
路のｐｎ接合端部に集中することなく、ｐｎ接合全体を
均一に流れるので、サージ電流による保護回路の破壊が
起き難くなる、などの効果が得られる。

【００１４】なお、上記各実施例では、入力パッド電極
の直下に保護回路を形成する例を示した。しかし、出力
パッド電極の直下に本保護回路を形成することも勿論可
能で、そうすれば本保護回路は、出力端子とＶdd端子間
および出力端子とＶss端子間に印加されたサージに対し
ても同様な保護効果を示す。

【００１５】

【発明の効果】以上説明したように本発明によれば、半
導体装置に対する、サージ耐量の大きな入力または出力
の保護回路が、集積度を殆ど犠牲にしないで形成でき
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の断面構造を模式的に示す
図である。

【図２】本発明の第１実施例の等価回路図である。

【図３】本発明の第２実施例の断面構造を模式的に示す
図である。

【図４】本発明第の３実施例の断面構造を模式的に示す
図である。

【図５】従来の技術による入力保護回路の一例の構造を
模式的に示す図である。

【図６】図５に示した従来例の等価回路図である。

【符号の説明】

１…ｎ形基板 １００、１０１…ｐ形ウェル １０２、１０３…ｎ+形領域 １０４、１０５、１０６、１０７…ｐ+形領域 １０８、１０９…ｎ+形多結晶シリコン領域 １１０、１１１…パッド電極 １１２、１１３…ｎｐｎバイポーラトランジスタ １１４、１１５、１１６、１１７…ダイオード １１８、１１９…シャント抵抗 ２００…絶縁物領域 ３００…ｎ+形領域 ３０１、３０２…ｐ形領域 ３０３、３０４…ｐ+形領域 ３０５、３０６…ｐ形領域 ３０７、３０８…ｎ+形多結晶シリコン領域 ３０９、３１０…パッド電極 ３１１、３１２、３１３、３１４…ダイオード

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体の導電形のｎ形またはｐ形の何れか
   一方を任意にａ形、他方をｂ形と仮称することとして、
   半導体装置を形成すべきａ形基板を共通のコレクタと
   し、 この基板の主面に第１、第２のｂ形領域を設けて、それ
   ぞれ、ベースとし、第１、第２のｂ形領域主面上に形成
   された第１、第２のａ+形多結晶シリコン領域を、それ
   ぞれ、エミッタとする第１、第２のａｂａバイポーラト
   ラジスタを形成させ、 第１のａ+形多結晶シリコン領域の主面上に、入力端子
   または出力端子となる第１のパッド電極を設けると共
   に、第２のａ+形多結晶シリコン領域の主面上に、半導
   体装置に低電位を与えるＶss端子または半導体装置に高
   電位を与えるＶdd端子となる第２のパッド電極を設け、 かつ、上記第１、第２のトランジスタそれぞれのｂ形ベ
   ース領域主面の一部にｂ+形領域を形成させて、そこ
   に、それぞれ、ベース端子を設け、これらベース端子を
   それぞれのエミッタに、それぞれ配線によって接続し、 また、第１、第２のｂ形領域の端部に、基板ａ形領域と
   の境界を越え双方にまたがるａ+形領域を設けてコレク
   タ端子を置き、これにＶss端子またはＶdd端子のうち第
   ２のパッド電極に接続しない方を接続し、 更に、第１、第２のｂ形領域内に、それぞれ、上記ａ+
   形領域の底面に接合するｂ+形領域を設け、これらａ+形
   領域とｂ+形領域の接合部に、上記第１、第２トランジ
   スタのコレクタ・ベース接合に並列かつ同じ向きに形成
   されたダイオードの降伏電圧を、それぞれ、上記コレク
   タ・ベース接合それぞれの降伏電圧よりも低くくしたこ
   とを特徴とする半導体装置の保護回路。
2. 【請求項２】半導体の導電形のｎ形またはｐ形の何れか
   一方を任意にａ形、他方をｂ形と仮称することとして、
   半導体装置を形成すべきａ形基板の主面に、ａ+形領域
   と、第１のｂ形領域と、第２のｂ形領域とを設け、 第１のｂ形領域の主面上に、第１のａ+形多結晶シリコ
   ン領域を介して、入力端子または出力端子となる第１の
   パッド電極を設けると共に、第１のｂ形領域の端部に、
   この領域よりも深く第３のｂ形領域を形成させ、 第２のｂ形領域の主面上に、第２のａ+形多結晶シリコ
   ン領域を介して、半導体装置に低電位を与えるＶss端子
   または半導体装置に高電位を与えるＶdd端子となる第２
   のパッド電極を設けると共に、第２のｂ形領域の端部
   に、この領域よりも深く第４のｂ形領域を形成させ、 かつ、第３のｂ形領域の主面の一部と第４のｂ形領域の
   主面の一部に、それぞれ、ｂ+形領域を形成させ、 上記ａ+領域に、Ｖss端子またはＶdd端子のうち第２の
   パッド電極に接続しない方を接続し、第３のｂ形領域主
   面のｂ+形領域上に形成させた端子を第１のパッド電極
   に接続すると共に、第４のｂ形領域主面のｂ+形領域上
   に形成させた端子を第２のパッド電極に接続し、 更に、ａ形基板と第１のｂ形領域との接合、または、ａ
   形基板と第２のｂ形領域との接合に、それぞれ、逆バイ
   アス電圧が印加された際は、第１のｂ形領域、または、
   第２のｂ形領域が、それぞれ、完全空乏化するようにし
   たことを特徴とする半導体装置の保護回路。
3. 【請求項３】ａ+形多結晶シリコン領域とパッド電極と
   の界面、または、ａ+形多結晶シリコン領域とｂ形領域
   との界面のうち、少なくとも一方の界面の一部分に絶縁
   物を形成させたことを特徴とする請求項１または２記載
   の半導体装置の保護回路。