JP2006005028A

JP2006005028A - 半導体保護装置

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Publication number: JP2006005028A
Application number: JP2004177588A
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Inventors: Yukio Takahashi; 幸雄高橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-06-15
Filing date: 2004-06-15
Publication date: 2006-01-05
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Abstract

【課題】半導体集積回路において、効率的に内部回路を保護する技術を提供する。
【解決手段】Ｐ^＋拡散層１１４ｂを取り囲むようにＮ型拡散層１１５が形成されている。このため、寄生ダイオード１２４の周囲のＮ型不純物濃度は、Ｎ型拡散層１１５が形成されることでＮ型不純物量が増加することにより、コレクタ電極に接続されている寄生ダイオード１２４の耐圧がエミッタ電極に接続されているダイオード１２２の耐圧よりも低く設定される。すなわち、ダイオードの耐圧は当該ダイオードの周囲の不純物濃度の高低によって定まり、不純物濃度が高いほど耐圧が低くなるからである。したがって、寄生ダイオード１２４は逆方向に電流が流れやすいため、高電位電源１０２と低電位電源１０３の間に接続されている寄生ダイオード１２４のクランプ能力が向上され、電源端子に印加された静電気による内部回路１２１の損傷の発生を抑制することができる。
【選択図】図１

Description

本発明は、半導体保護装置に関するもので、特に、半導体集積回路（ＬＳＩ）を静電気などによる損傷の発生などから保護する保護回路に関する。

従来より、外部から入力される静電気などによってＬＳＩの内部素子に損傷が発生することを抑制する目的で、ＬＳＩチップの周辺部には保護回路が設けられている。図６は従来の保護装置の一例を示す図であり、図６（ａ）は回路図であり、図６（ｂ）および図６（ｃ）は従来のＰＮＰバイポーラトランジスタ１２０の平面図であり、図６（ｄ）は図６（ｂ）および図６（ｃ）に示したＡ−Ａ’部の断面図である。図６（ａ）に示すように、保護回路の一例である入出力パッド１の保護回路は、ＰＮＰバイポーラトランジスタ２０により構成されており、そのエミッタ（Ｅ）は入出力パッド１に、ベース（Ｂ）は高電位電源（ＶＤＤ）２に、コレクタ（Ｃ）は低電位電源（ＶＳＳ）３に接続されている。また、高電位電源（ＶＤＤ）２の保護回路については、電源ダイオード２２から構成されており、そのアノードは高電位電源（ＶＤＤ）２に、カソードは低電位電源（ＶＳＳ）３に接続されている。

次に、ＰＮＰバイポーラトランジスタ２０について説明する。図６（ｄ）に示すように、Ｐ型基板１１の表面部には、フィールド酸化膜などの素子分離領域１２が選択的に設けられており、上記Ｐ型基板１１の表面領域にはＮ型ウェル１３が形成されている。上記素子分離領域１２によって分離された上記Ｎウェル１３の表面領域の一方には、入出力パッド１と接続されているＰ^＋拡散層１４ａと低電位電源（ＶＳＳ）３と接続されているＰ^＋拡散層１４ｂとが形成されており、上記Ｎウェル１３の表面領域の他方には、高電位電源（ＶＤＤ）２と接続されているＮ^＋拡散層１５が形成されている。

この保護回路の場合、プラスの静電気が入出力パッド１に印加されると、ＰＮＰバイポーラトランジスタ２０のスナップバック動作により、入出力パッド１に接続されているＰ^＋拡散層１４ａから低電位電源（ＶＳＳ）３に接続されているＰ^＋拡散層１４ｂに流れ、この電流により内部回路２１が保護される。マイナスの静電気が入出力パッド１に印加されると、ＰＮＰバイポーラトランジスタ２０の寄生ダイオード２３のブレイクダウン動作により、入出力パッド１に接続されているＰ^＋拡散層１４ａから高電位電源（ＶＤＤ）２に接続されているＮ^＋拡散層１５に流れ、この電流により内部回路２１が保護される。プラスの静電気が高電位電源（ＶＤＤ）２に印加されると、電源ダイオード（電源Ｄｉ）２２のブレイクダウン動作により、低電位電源（ＶＳＳ）３に接続されているＰ^＋拡散層１４ｂに流れ、この電流により内部回路２１が保護される。

図７は、半導体集積回路（LSI: Large Scale Integrated circuit）製品におけるチップレイアウト図である。各端子における保護回路は、その各端子近傍にレイアウトされており、高電位電源（ＶＤＤ）２、低電位電源（ＶＳＳ）３、入出力パッド１が任意で、各製品毎に異なっている。

特開平６−１２０４１２号公報

しかしながら、特許文献１記載の技術をはじめとする従来技術は、以下の点で改善の余地を有していた。

半導体集積回路製品で、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との電源パッド位置間の距離が離れた製品の場合、その電源パッド近傍に配置された電源保護回路の電源配線の他方は非常に長い配線長となることがある。そのため、上記電源配線抵抗値が数１０Ωという大きな数値に至るケースがある。さらに、内部回路に供給される電源は、その電源ゆれ対策として、１Ω以下という非常に小さな配線抵抗になるように、回路およびレイアウトが設計されている。このような製品において、プラスの静電気が高電位電源（ＶＤＤ）などの電源端子に印加されると、電源ダイオードに接続されている電源配線抵抗（Ｒ１、Ｒ２）の電圧上昇が無視できなくなり、電源ダイオードの電流クランプ能力が極端に低下する。ここで、コレクタ電極に接続された寄生ダイオードの耐圧とエミッタ電極に接続されたダイオードの耐圧とが同じ数値に設計されていたことから、高電位電源（ＶＤＤ）などの電源端子に印加されたプラスの静電気は、電源配線抵抗の小さな内部回路に流れるようになり、低い電圧の静電気で内部回路に損傷が発生してしまう可能性があるという点で改善の余地を残していた。

この課題を改善する方法として、電源ダイオードに接続されている電源配線抵抗（Ｒ１、Ｒ２）の低抵抗化が考えられるが、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）の電源パッド位置間の距離が数ｍｍ程度離れた製品の場合には、数１００μｍの配線抵抗幅が必要となってしまう。そのため、チップサイズが大きくなってしまい、コスト増大に繋がるという面で改善の余地を残していた。また、別の改善方法として、電源ダイオードの追加が考えられるが、この場合にもチップサイズが大きくなってしまい、コスト増大に繋がるという面で改善の余地を残していた。

本発明は上記事情に鑑みてなされたものであり、その目的とするところは、半導体集積回路において、効率的に内部回路を保護する技術を提供することにある。

本発明によれば、エミッタ電極とベース電極とコレクタ電極とを有し、半導体保護回路に用いられるバイポーラトランジスタであって、コレクタ電極に接続されている寄生ダイオードと、エミッタ電極に接続されている寄生ダイオードと、コレクタ電極の底面の少なくとも一部と接し、コレクタ電極とは逆の導電型の領域と、を備え、コレクタ電極に接続されている寄生ダイオードの耐圧がエミッタ電極に接続されている寄生ダイオードの耐圧よりも低いことを特徴とするバイポーラトランジスタが提供される。

本発明によれば、コレクタ電極の底面の少なくとも一部と接し、コレクタ電極とは逆の導電型の領域を備えることによって、コレクタ電極に接続されている寄生ダイオードの周囲の不純物濃度が上昇するため、当該寄生ダイオードの耐圧がエミッタ電極に接続されている寄生ダイオードの耐圧よりも低くなる。コレクタ電極に接続されている寄生ダイオードの耐圧がエミッタ電極に接続されている寄生ダイオードの耐圧よりも低いため、電源端子に静電気が印加された場合にコレクタ電極に接続されている寄生ダイオードの逆方向に電流が流れやすくなる。このため、電源端子に静電気が印加された場合に半導体回路に電流が流れることを抑制することができる。したがって、静電気による半導体回路の損傷の発生を効率的に抑制することができ、効率的に内部回路を保護することができる。

本発明によれば、エミッタ電極とベース電極とコレクタ電極と素子分離領域とを有し、半導体保護回路に用いられるバイポーラトランジスタであって、ベース電極と接する素子分離領域のベース電極と接しない側にコレクタ電極と同じ導電型の保護層を有し、保護層に接続されている寄生ダイオードと、エミッタ電極に接続されている寄生ダイオードと、保護層の底面の少なくとも一部と接し、保護層とは逆の導電型の領域と、を備え、保護層に接続されている寄生ダイオードの耐圧がエミッタ電極に接続されている寄生ダイオードの耐圧よりも低いことを特徴とするバイポーラトランジスタが提供される。

本発明によれば、ベース電極と接する素子分離領域のベース電極と接しない側に備えられたコレクタ電極と同じ導電型の保護層の底面の少なくとも一部と接し、保護層とは逆の導電型の領域を備えることによって、保護層に接続されている寄生ダイオードの耐圧がエミッタ電極に接続されているダイオードの耐圧よりも低くなる。保護層に接続されている寄生ダイオードの耐圧がエミッタ電極に接続されている寄生ダイオードの耐圧よりも低いため、電源端子に静電気が印加された場合に保護層に接続されている寄生ダイオードの逆方向に電流が流れやすくなる。このため、電源端子に静電気が印加された場合に半導体回路に電流が流れることを抑制することができる。したがって、静電気による半導体回路の損傷の発生を効率的に抑制することができ、効率的に内部回路を保護することができる。

本発明によれば、半導体集積回路において、効率的に内部回路を保護する技術が提供される。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

第一の実施の形態
図１に、本実施形態におけるＰＮＰバイポーラトランジスタ１２０の断面図（図１（ａ））および回路図（図１（ｂ））を示す。

ＰＮＰバイポーラトランジスタ１２０には、Ｐ型基板１１１、Ｐ型基板１１１の表面領域に形成されたＮ型ウェル１１３、Ｐ型基板１１１の表面部に設けられたフィールド酸化膜などの素子分離領域１１２が形成されている。

素子分離領域１１２によって分離されたＮウェル１１３の表面領域の一方には、入出力パッド１０１と接続されているＰ^＋拡散層１１４ａと、低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂとが形成されており、Ｎウェル１１３の表面領域の他方には、高電位電源（ＶＤＤ）１０２と接続されているＮ型拡散層１１５が形成されている。また、低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂを取り囲むようにＮ型拡散層１１５が形成されている。ここで、Ｎ型拡散層１１５が形成されていることにより、後述する寄生ダイオード１２４の耐圧が低くなり、静電気が高電位電源１０２などの電源端子に印加された場合に、電流が低電位電源１０３に流れる。したがって、高電位電源１０２などの電源端子に印加された静電気から内部回路１２１を効率的に保護することができる。

入出力パッド１０１の保護回路は、ＰＮＰバイポーラトランジスタ１２０から構成されており、そのエミッタ電極（Ｅ）は入出力パッド１０１に、ベース電極（Ｂ）は高電位電源（ＶＤＤ）１０２に、コレクタ電極（Ｃ）は低電位電源（ＶＳＳ）１０３に接続されている。また、高電位電源（ＶＤＤ）１０２の保護回路については、電源端子用の保護ダイオードである電源保護ダイオード１２２から構成されており、そのアノードは高電位電源（ＶＤＤ）１０２に、カソードは低電位電源（ＶＳＳ）１０３に接続されている。

Ｎ型拡散層１１５は、ＰＮＰバイポーラトランジスタの既知の製造工程に追加して形成されるが、たとえば、低圧素子・高圧素子混在プロセスの場合には、高圧Ｎチャネル型トランジスタのＮ型オフセット領域に形成される拡散層で代用することができる。また、Ｎ型デプレッショントランジスタ、又はデプレッション型コンデンサが付加されているプロセスの場合には、そのゲート酸化膜下に形成されるＮ型拡散層で代用することができる。したがって、プロセスの工程を増やすことなく高電位電源１０２などの電源端子に印加された静電気から内部回路１２１を効率的に保護することができる。

ＰＮＰバイポーラトランジスタ１２０の低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂを取り囲むように、Ｎ型拡散層１１５を形成することで、高電位電源（ＶＤＤ）１０２と低電位電源（ＶＳＳ）１０３との間に介在し、コレクタ電極である低電位電源１０３に接続されている寄生ダイオード１２４の耐圧が、Ｎ型ウェル１１３中に形成されるＰ^＋拡散層１１４ａからなるＰＮダイオードで形成され、エミッタ電極に接続されている寄生ダイオード１２３の耐圧、およびＮ型ウェル１１３中に形成されるＰ^＋拡散層１１４ａまたはＰ^＋拡散層１１４ｂからなるＰＮダイオードにより形成される電源保護ダイオード１２２の耐圧よりも低く設定されて電圧クランプ能力が向上する。たとえば、静電気が高電位電源（ＶＤＤ）１０２に印加された場合、その高電位電源（ＶＤＤ）１０２と低電位電源（ＶＳＳ）１０３との間に介在する寄生ダイオード１２４が容易にブレイクダウン動作をして、低電位電源（ＶＳＳ）１０３に電流が流れるようになる。

ＰＮＰバイポーラトランジスタ１２０の寄生ダイオード１２４の耐圧を寄生ダイオード１２３および電源保護ダイオード１２２の耐圧よりも低く設定することで、寄生ダイオード１２４が容易にブレイクダウン動作をして、静電気による内部回路１２１の損傷の発生を抑制することができる。

また、入出力パッド１０１の保護回路であるＰＮＰバイポーラトランジスタ１２０は、各内部回路に対してレイアウト設計されているため、ＰＮＰバイポーラトランジスタ１２０に接続されている電源配線抵抗は、内部回路の電源配線抵抗より小さく、電源配線抵抗の電圧上昇による保護クランプ能力が低下するという課題の発生を抑制することができる。

さらに、入出力パッド１０１は、通常数１０個程度存在するため、入出力パッド１０１の保護回路であるＰＮＰバイポーラトランジスタ１２０の寄生ダイオード１２４は、入出力パッド１０１と同数設置されており、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気に対して内部回路１２１を保護する能力はさらに向上する。

以下、ＰＮＰバイポーラトランジスタ１２０の効果について説明する。

特許文献１記載の技術をはじめとする従来の技術においては、コレクタ電極に接続された寄生ダイオードの耐圧は、エミッタ電極に接続された寄生ダイオードの耐圧と同じ数値に設計されていた。そのため、高電位電源（ＶＤＤ）などの電源端子に印加された静電気は、電源配線抵抗の小さな内部回路に流れるようになり、低い電圧の静電気で内部回路に損傷が発生してしまう可能性があった。これに対して、入出力パッド１０１の保護回路であるＰＮＰバイポーラトランジスタ１２０においては、高電位電源（ＶＤＤ）１０２と低電位電源（ＶＳＳ）１０３との間に、寄生ダイオード１２４とＮ型ウェル１１３中の寄生Ｎ型ウェル抵抗（ＲＮＷ）が介在している。ここで、ＰＮＰバイポーラトランジスタ１２０の低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂを取り囲むようにＮ型拡散層１１５が形成されている。このため、寄生ダイオード１２４の周囲のＮ型不純物濃度は、Ｎ型拡散層１１５が形成されることでＮ型不純物量が増加することにより、コレクタ電極に接続されている寄生ダイオード１２４の耐圧が、エミッタ電極に接続されている寄生ダイオード１２３の耐圧よりも低く設定される。すなわち、ダイオードの耐圧は当該ダイオードの周囲の不純物濃度（Ｎ型、Ｐ型）の高低によって定まり、不純物濃度が高いほど耐圧が低くなるからである。したがって、エミッタ電極に接続されている寄生ダイオード１２３と比較して、コレクタ電極に接続されている寄生ダイオード１２４は逆方向に電流が流れやすいため、高電位電源（ＶＤＤ）１０２と低電位電源（ＶＳＳ）１０３との間に接続されている寄生ダイオード１２４のクランプ能力が向上され、高電位電源などの電源端子に印加された静電気による内部回路１２１の損傷の発生を抑制することができる。

また、従来の技術においては、電源保護ダイオード２２は、Ｎ型ウェル１３中に形成されるＰ^＋拡散層１４ａおよびＰ^＋拡散層１４ｂからなるＰＮダイオードにより形成され、ＰＮＰバイポーラトランジスタ２０の寄生ダイオード２４と同じ耐圧に設計されている。これに対して、本実施形態においては、ＰＮＰバイポーラトランジスタ１２０の寄生ダイオード１２４の耐圧を、Ｎ型ウェル１１３中に形成されるＰ^＋拡散層１１４ａおよびＰ^＋拡散層１１４ｂからなるＰＮダイオードにより形成される電源保護ダイオード１２２の耐圧よりも低く設定することにより、寄生ダイオード１２４がより容易にブレイクダウン動作をして、低電位電源（ＶＳＳ）１０３に電流が流れるようになる。このため、静電気による内部回路１２１の損傷の発生をより抑制することができる。したがって、ＰＮＰバイポーラトランジスタ１２０はより効率的に内部回路１２１を保護することができる。

また、入出力パッド１０１の保護回路であるＰＮＰバイポーラトランジスタ１２０は、各内部回路１２１に対してレイアウト設計されているため、ＰＮＰバイポーラトランジスタ１２０に接続されている電源配線抵抗は、内部回路１２１の電源配線抵抗より小さく、電源配線抵抗の電圧上昇による保護クランプ能力が低下するという課題の発生を抑制することができる。したがって、ＰＮＰバイポーラトランジスタ１２０は効率的に内部回路１２１を保護することができる。

また、入出力パッド１０１は、通常数１０個程度存在する。そのため、入出力パッド１０１の保護回路であるＰＮＰバイポーラトランジスタ１２０の寄生ダイオード１２４も、入出力パッド１０１と同数設置されており、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路１２１を保護する能力がさらに向上する。したがって、ＰＮＰバイポーラトランジスタ１２０はさらに効率的に内部回路１２１を保護することができる。

また、ＰＮＰバイポーラトランジスタ１２０において、Ｎ型拡散層１１５はＰＮＰバイポーラトランジスタの既知の製造工程に追加して形成されるが、たとえば、低圧素子・高圧素子混在プロセスの場合には、高圧Ｎチャネル型トランジスタのＮ型オフセット領域に形成される拡散層で代用することができる。また、Ｎ型デプレッショントランジスタ、又はデプレッション型コンデンサが付加されているプロセスの場合には、そのゲート酸化膜下に形成されるＮ型拡散層で代用することができる。このため、プロセスの工程を増やすことなく高電位電源１０２などの電源端子に印加された静電気から内部回路１２１を保護することができる。したがって、ＰＮＰバイポーラトランジスタ１２０は効率的に内部回路１２１を保護することができる。

第二の実施の形態
図２に、本実施形態におけるＰＮＰバイポーラトランジスタ１２０の断面図を示す。回路図は、第一の実施の形態で説明した図１（ｂ）と同じである。

本実施形態においては、ＰＮＰバイポーラトランジスタ１２０の低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂの底面部の一部にのみ、Ｐ^＋拡散層１１４ｂを取り囲むようにＮ型拡散層１１５が形成されている。

本実施形態においては、Ｐ^＋拡散層１１４ｂの底面部の一部にのみＮ型拡散層１１５が形成されているため、Ｐ^＋拡散層１１４ａとＰ^＋拡散層１１４ｂとの間の不純物濃度プロファイルはほぼ同一である。このため、ＰＮＰバイポーラトランジスタ１２０の動作性を維持しつつ、高電位電源１０２などの電源端子に印加された静電気から内部回路１２１を保護する能力を高めることができる。したがって、ＰＮＰバイポーラトランジスタ１２０はより効率的に内部回路１２１を保護することができる。

第三の実施の形態
図３に、本実施形態におけるＰＮＰバイポーラトランジスタ１２０の断面図を示す。本実施形態においては、ＰＮＰバイポーラトランジスタ１２０のＮ型ウェル１１３の最外周およびＰ型ウェル１４０の最外周とクロスするように低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１６が形成され、Ｐ^＋拡散層１１６を取り囲むようにＮ型拡散層１１５が形成されている。

Ｎ型ウェル１１３の最外周に配置された低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１６は、高電位電源（ＶＤＤ）１０２に接続されたＮ型ウェル１１３と寄生ダイオード１２５を形成し、その寄生ダイオード１２５が高電位電源（ＶＤＤ）１０２などの電源端子に対する静電気の保護回路として寄与することで、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から図１（ｂ）に示す内部回路を保護する能力が更に向上する。したがって、ＰＮＰバイポーラトランジスタ１２０は、より効率的に内部回路を保護することができる。

本実施形態においては、保護回路とその外側にある回路とのラッチアップ動作を抑制するために、Ｎ型ウェル１１３を取り囲むようにＰ^＋拡散層のガードリング層（不図示）が、Ｐ^＋拡散層１１６を共有している。このため、チップサイズを増大することなく、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路を保護する能力を向上させることができる。したがって、ＰＮＰバイポーラトランジスタ１２０は、チップサイズの小型化の要求を満たしつつ、効率的に内部回路を保護することができる。

また、本実施形態において、さらに、第一の実施の形態および第二の実施の形態で説明したＰ^＋拡散層１１４ｂの下にＮ型拡散層１１５が形成されていてもよい。こうすることにより、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路を保護する能力をさらに向上させることができる。したがって、ＰＮＰバイポーラトランジスタ１２０は、より効率的に内部回路を保護することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、上記実施形態においては、Ｐ^＋拡散層１１４ｂの形状はＰ^＋拡散層１１４ａと略同一である形態について説明したが、図４のＰＮＰバイポーラトランジスタ１２０の平面図に示すように、ＰＮＰバイポーラトランジスタ１２０の低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂの鋭角な角が、入出力パッド１０１と接続されているＰ^＋拡散層１１４ａより多く形成されている形態であってもよい。こうすることにより、Ｐ^＋拡散層１１４ｂとＮ型拡散層１１５とから構成される寄生ダイオードのブレイクダウン電流駆動能力が向上し、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路１２１を保護する能力をより向上させることができる。したがって、ＰＮＰバイポーラトランジスタ１２０は、より効率的に内部回路を保護することができる。また、上記実施形態において説明したＮ型拡散層１１５の形成と組み合わせることにより、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路を保護する能力をさらに向上させることができる。したがって、ＰＮＰバイポーラトランジスタ１２０は、さらに効率的に内部回路を保護することができる。

また、図５（ｂ）および図５（ｃ）の平面図に示すように、ＰＮＰバイポーラトランジスタ１２０の低電位電源（ＶＳＳ）１０３と接続されているＰ^＋拡散層１１４ｂの面取りの角度と、入出力パッド１０１と接続されているＰ^＋拡散層１１４ａの面取りの角度とを、より鋭角な形状としてもよい。こうすることにより、Ｐ^＋拡散層１１４ｂとＮ型拡散層１１５から構成される寄生ダイオードのブレイクダウン電圧（耐圧）が下がってブレイクダウン動作時の電流駆動能力が向上し、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路を保護する能力をさらに向上させることができる。したがって、ＰＮＰバイポーラトランジスタ１２０は、さらに効率的に内部回路を保護することができる。

また、図５（ａ）の平面図に示すように、ＰＮＰバイポーラトランジスタ１２０の低電位電源（ＶＳＳ）１０３に接続されているＰ^＋拡散層１１４ｂと、入出力パッド１０１に接続されているＰ^＋拡散層１１４ａをセルアレイ状に配置してもよい。こうすることにより、Ｐ^＋拡散層１１４ａおよびＰ^＋拡散層１１４ｂの周囲長、角の総数を、比較的多く形成することが可能となり、寄生ダイオードのブレイクダウン動作時の電流駆動能力が向上し、高電位電源（ＶＤＤ）１０２などの電源端子に印加された静電気から内部回路を保護する能力をさらに向上させることができる。したがって、ＰＮＰバイポーラトランジスタ１２０は、さらに効率的に内部回路を保護することができる。

また、上記実施形態においては、静電気が高電位電源１０２に印加された形態について説明したが、入出力パッド１０１や低電位電源１０３など他の電源端子に静電気が印加された形態においても、寄生ダイオード１２４の耐圧を寄生ダイオード１２３の耐圧および電源保護ダイオード１２２の耐圧よりも低くすることによって、寄生ダイオード１２４のブレイクダウンを容易にし、内部回路の静電気による損傷の発生を抑制することができる。したがって、ＰＮＰバイポーラトランジスタは効率的に内部回路を保護することができる。

また、上記実施形態においては、内部回路１２１の保護回路としてＰＮＰバイポーラトランジスタ１２０を用いた形態について説明したが、ＮＰＮバイポーラトランジスタを用いてもよい。この場合にはＮ型拡散層の底面の少なくとも一部と接するＰ^＋拡散層が形成される。このため、寄生ダイオードの周囲のＰ型不純物濃度は、Ｐ^＋拡散層に含まれているＰ型不純物量が増加することにより増加することとなるため、コレクタ電極に接続されている寄生ダイオードの耐圧を、エミッタ電極に接続されている寄生ダイオードの耐圧よりも低く設定することができる。すなわち、ダイオードの耐圧は当該ダイオードの周囲の不純物濃度（Ｎ型、Ｐ型）の高低によって定まり、不純物濃度が高いほど耐圧が低くなるからである。したがって、コレクタ電極に接続された寄生ダイオードは、エミッタ電極に接続された寄生ダイオードと比較して、逆方向に電流が流れやすくなるため、寄生ダイオードのクランプ能力が向上され、高電位電源、入出力パッド、低電位電源などの電源端子に印加された静電気による内部回路の損傷の発生を抑制することができる。したがって、上記ＮＰＮバイポーラトランジスタは効率的に内部回路を保護することができる。また、ＮＰＮバイポーラトランジスタのコレクタ電極に接続されている寄生ダイオードの耐圧を、電源保護ダイオードの耐圧よりも低く設定することにより、コレクタ電極に接続されている寄生ダイオードがより容易にブレイクダウン動作をして、低電位電源（ＶＳＳ）に流れるようになる。このため、内部回路の静電気による損傷の発生をより抑制することができる。したがって、上記ＮＰＮバイポーラトランジスタはより効率的に内部回路を保護することができる。

実施の形態に係る半導体集積回路を模式的に示した図である。実施の形態に係る半導体集積回路を模式的に示した断面図である。実施の形態に係る半導体集積回路を模式的に示した断面図である。実施の形態に係るバイポーラトランジスタを模式的に示した平面図である。実施の形態に係るバイポーラトランジスタを模式的に示した平面図である。従来の半導体集積回路を模式的に示した図である。従来の半導体集積回路を模式的に示した図である。

符号の説明

１０１入出力パッド
１０２高電位電源
１０３低電位電源
１１１Ｐ型基板
１１２素子分離領域
１１３Ｎ型ウェル
１１４ａＰ^＋拡散層
１１４ｂＰ^＋拡散層
１１５Ｎ型拡散層
１１６Ｐ^＋拡散層
１２０バイポーラトランジスタ
１２１内部回路
１２２電源保護ダイオード
１２３寄生ダイオード
１２４寄生ダイオード
１２５寄生ダイオード
１４０Ｐ型ウェル

Claims

エミッタ電極とベース電極とコレクタ電極とを有し、半導体保護回路に用いられるバイポーラトランジスタであって、
前記コレクタ電極に接続されている寄生ダイオードと、
前記エミッタ電極に接続されている寄生ダイオードと、
前記コレクタ電極の底面の少なくとも一部と接し、前記コレクタ電極とは逆の導電型の領域と、
を備え、
前記コレクタ電極に接続されている寄生ダイオードの耐圧が前記エミッタ電極に接続されている寄生ダイオードの耐圧よりも低いことを特徴とするバイポーラトランジスタ。
請求項１に記載のバイポーラトランジスタにおいて、
前記バイポーラトランジスタは、さらに電源端子用の保護ダイオードを備え、
前記コレクタ電極に接続されている寄生ダイオードの耐圧が前記保護ダイオードの耐圧よりも低いことを特徴とするバイポーラトランジスタ。
エミッタ電極とベース電極とコレクタ電極と素子分離領域とを有し、半導体保護回路に用いられるバイポーラトランジスタであって、
前記ベース電極と接する前記素子分離領域の前記ベース電極と接しない側に前記コレクタ電極と同じ導電型の保護層を有し、
前記保護層に接続されている寄生ダイオードと、
前記エミッタ電極に接続されている寄生ダイオードと、
前記保護層の底面の少なくとも一部と接し、前記保護層とは逆の導電型の領域と、
を備え、
前記保護層に接続されている寄生ダイオードの耐圧が前記エミッタ電極に接続されている寄生ダイオードの耐圧よりも低いことを特徴とするバイポーラトランジスタ。
請求項３に記載のバイポーラトランジスタにおいて、
前記バイポーラトランジスタは、さらに電源端子用の保護ダイオードを備え、
前記保護層に接続されている寄生ダイオードの耐圧が前記保護ダイオードの耐圧よりも低いことを特徴とするバイポーラトランジスタ。
請求項１乃至４いずれかに記載のバイポーラトランジスタにおいて、
前記コレクタ電極とは逆の導電型の領域が前記コレクタ電極の底面の全面と接することを特徴とするバイポーラトランジスタ。
請求項１乃至５いずれかに記載のバイポーラトランジスタにおいて、
前記バイポーラトランジスタがＰＮＰ型バイポーラトランジスタであることを特徴とするバイポーラトランジスタ。
請求項１乃至５いずれかに記載のバイポーラトランジスタにおいて、
前記バイポーラトランジスタがＮＰＮ型バイポーラトランジスタであることを特徴とするバイポーラトランジスタ。