CN100505241C - 半导体保护装置 - Google Patents

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Abstract

一种用于在半导体集成电路中有效地保护内部电路的半导体保护装置，其中形成N型扩散层，从而包围P+掺杂扩散层。由于N型扩散层的形成，导致寄生二极管周围的N型杂质浓度增大，从而设置与集电极相连的寄生二极管的击穿电压，使其低于与发射极相连的寄生二极管的击穿电压。换句话说，根据可用二极管外围的杂质浓度的高或低来确定二极管击穿电压，并且杂质浓度越高，则击穿电压越低。因此，促进了连接在高电位电源和低电位电源之间的寄生二极管的箝位，以使电流能够容易地按照相反的方向流动，以便能够防止内部电路受到从电源端子施加的静电的损坏。

Description

半导体保护装置
技术领域
本发明涉及一种保护装置，更具体地，涉及一种半导体保护电路，用于保护半导体集成电路(LSI)免受由于静电等所造成的损坏。
背景技术
在现有技术中，在LSI芯片附近形成保护电路，用于防止由于从外部部件施加的静电损坏LSI的内部元件。图6是示出了现有技术的保护装置的实例的图。图6A是现有技术的电路图。图6B和6C是现有技术的PNP双极晶体管120的平面图。图6D是沿图6C和图6B所示的直线A-A’得到的截面图。用于如图6A所示实例的I/O焊点1的保护电路由PNP双极晶体管20构成。PNP双极晶体管20的发射极(E)与I/O焊点1相连，基极(B)与高电位电源(VDD)2相连，以及集电极(C)与低电位电源(VSS)3相连。用于高电位电源(VDD)2的保护电路由电源二极管22构成。电源二极管22的阳极与高电位电源(VDD)相连，而阴极与低电位电源(VSS)3相连。
接下来说明PNP双极晶体管20。如图6D所示，在P型衬底11上选择性地形成例如场效应氧化膜的元件隔离区域12。在P型衬底11的表面区域上形成N阱13。在通过元件隔离区域12隔离的N阱13的一个表面区域上，形成与I/O焊点1相连的P+扩散层14a和与低电位电源(VSS)3相连的P+扩散层14b。在N阱13的另一个表面区域上形成与高电位电源(VDD)2相连的N+扩散层15。
当将正静电施加到I/O焊点1上时，在该保护电路的情况下，PNP双极晶体管20的急速返回(snapback)引起了从与I/O焊点1相连的P+扩散层14a到与低电位电源(VSS)3相连的P+扩散层14b的电流，该电流保护了内部电路21。当将负静电施加到I/O焊点1上时，PNP双极晶体管20的寄生二极管23的击穿操作引起了从与I/O焊点1相连的P+扩散层14a到与高电位电源(VDD)2相连的N+扩散层15的电流，该电流保护了内部电路21。当将正静电施加到高电位电源(VDD)2上时，电源二极管(电源Di)2的击穿操作引起流向与低电位电源(VSS)3相连的P+扩散层14b的电流，该电流保护了内部电路21。
图7是示出了半导体集成电路(LSI：大规模集成电路)的芯片布局的图。在每一个端子的附近形成用于该端子的保护电路。根据每一个产品，高电位电源(VDD)2、低电位电源(VSS)3和I/O焊点1是可选并变化的。
然而，JP-ANo.120412/1994中说明的现有技术不存在改进以下要点的余地。
在半导体集成电路中，当将电源焊点位置与高电位电源(VDD)和低电位电源(VSS)分离一定的距离时，用于该电源焊点附近形成的电源保护电路的电源布线的另一侧变得非常长。因此，在某些情况下，电源布线电阻达到几十欧姆的较大值。此外，作为对于提供到内部电路的功率中电源波动的对策，电路和布局设计用于小于1欧姆的非常低的布线电路。当将正静电施加到例如用于高电位电源(VDD)的电源端子上时，不能忽略在与电源二极管相连的电源布线电阻器(R1，R2)两端出现的电压，电源二极管的电流箝位能力急剧下降。
这里，由于与集电极相连的寄生二极管的击穿电压和与发射极相连的二极管的击穿电压设计具有相同的数值(figure)，正静电施加到例如高电位电源(VDD)的电源端子，然后流向由电源布线电阻器构成的小型内部电路。因此，现有技术的问题在于，内部电路可能仍然会持续来自低电压静电的损坏，因此仍然存在进一步改进的空间。
消除上述问题的一种方法使用了与电源二极管相连的电源布线电阻器(R1，R2)的较低电阻。然而，对于高电位电源(VDD)与低电位电源(VSS)电源焊点被按几个毫米分离开的产品，需要数百个微米的布线电阻宽度。这种较宽的布线电阻宽度导致较大的芯片规模和成本增大，因此现有技术需要进一步的改进。解决上述问题的另一个方法添加了电源二极管，然而，该方法也导致较大的芯片规模和成本增大，因此现有技术仍然需要进一步的改进。
发明内容
本发明的一种能够从在施加静电时可能造成的损坏中保护集成的内部电路的保护装置包括：
第一电源线；第二电源线；与内部电路相连的信号线；双极晶体管，其具有与所述信号线连接的发射极节点，与所述第二电源线连接的集电极节点，以及与所述第一电源线相连的基极节点，所述发射极节点和集电极节点是一种导电类型的，所述基极节点是与所述一种导电类型不同的另一种导电类型的；第一寄生二极管，连接在第一电源线和所述发射极节点之间，并且具有第一击穿电压；以及第二寄生二极管，连接在第一电源线和所述集电极节点之间，并且具有低于第一击穿电压的第二击穿电压。
本发明的一种能够从在施加静电时可能造成的损坏中保护集成的内部电路的保护装置包括：
第一电源线；第二电源线；与内部电路相连的信号线；第一导电类型的半导体阱；在半导体阱上形成的双极晶体管，该晶体管具有：在半导体阱上形成的第一导电类型的第一扩散区域作为晶体管的基极，所述第一扩散区域与第一电源线相连；在半导体阱上形成的与所述第一导电类型不同的第二导电类型的第二扩散区域作为晶体管的发射极，所述第二扩散区域与信号线相连；在半导体阱上形成的第二导电类型的第三扩散区域作为晶体管的集电极，所述第三扩散区域与第二电源线相连；以及在第三扩散区域和半导体阱之间形成的第一导电类型的第四扩散区域，以致第三和第四扩散区域形成寄生二极管；
其中第四扩散区域的杂质浓度大于半导体阱的杂质浓度。
附图说明
参考附图，通过本发明优选实施例的以下说明，本发明的上述和其它目的以及优点将更加显而易见，其中：
图1A是示出了本实施例的半导体集成电路(LSI)的图；
图1B是本实施例中保护电路和内部电路的电路图；
图2是本实施例的半导体集成电路(LSI)的截面图；
图3是本实施例的半导体集成电路(LSI)的截面图；
图4是本实施例的双极晶体管的示意平面图；
图5A到5C是本实施例的双极晶体管的示意平面图；
图6A到6D是现有技术的半导体集成电路(LSI)的示意图；以及
图7是现有技术的电路图。
具体实施方式
接下来，在参考附图的同时，说明本发明的实施例。在所有的附图中，向相同的结构组件赋予相同的参考数字，并省略对其的说明。
图1A是示出了本实施例的PNP双极晶体管120的截面图。图1B是本实施例的电路图。
PNP双极晶体管120包括P型衬底111、形成在P型衬底111的表面区域上的N型阱113以及元件隔离区域112，例如形成在P型衬底111的表面上的场效应氧化膜。
在通过元件隔离区域112隔离的N阱113的一个表面区域上，形成与I/O焊点101相连的P+扩散层114a以及与低电位电源(VSS)103相连的P+扩散层114b。在N阱113的另一个表面区域上形成与高电位电源(VDD)102相连的N型扩散层115。形成N型扩散层115，以便包围与低电位电源(VSS)103相连的P+扩散层114b。这里，N型扩散层115的形成降低了随后说明的寄生二极管124的击穿电压，当将静电施加到例如高电位电源102的电源端子上时，电流流向低电位电源103。因此，能够有效地保护内部电路121免受从例如高电位电源102的电源端子施加的静电的损坏。
用于I/O焊点101的保护电路由PNP双极晶体管120构成。PNP双极晶体管120的发射极(E)与I/O焊点101相连，基极(B)与高电位电源(VDD)102相连，以及集电极(C)与低电位电源(VSS)103相连。用于高电位电源(VDD)102的保护电路包括电源保护二极管122，作为用于电源端子的保护二极管。(二极管122的)阳极与高电位电源(VDD)102相连，而阴极与低电位电源(VSS)103相连。
通过添加用于制作PNP双极晶体管的公知工艺来形成N型扩散层115。例如，在混合低电压和高电压设备的工艺中，能够替换在高电压N沟道型晶体管的N型偏置区域中形成的扩散层。在添加N型降压(depression)晶体管或降压型电容器的工艺中，能够替换在其栅极氧化膜以下形成的N型扩散层。因此，能够有效地保护内部电路121免受从例如高电位电源(VDD)102的电源端子施加的静电损坏，而无需增加工艺过程的数目。
通过形成N型扩散层115，以便包围与PNP双极晶体管120的低电位电源(VSS)103相连的P+扩散层114b，能够改进电压箝位容量，并且可以设置位于高电位电源(VDD)102和低电位电源(VSS)103之间并且与用作集电极的低电位电源103相连的寄生二极管124的击穿电压，使其低于与发射极相连并且形成在PN二极管上的寄生二极管123的击穿电压，所述PN二极管由在N型阱113中形成的P+扩散层114a构成；并且低于由PN二极管形成的电源保护二极管122的击穿电压，由形成在N型阱113上的P+扩散层114a或P+扩散层114b形成所述PN二极管。因此，例如当向高电位电源(VDD)102施加静电时，高电位电源(VDD)102和低电位电源(VSS)103之间的寄生二极管124容易地执行击穿操作，并且电流流向低电位电源(VSS)103。
设置PNP双极晶体管120的寄生二极管124的击穿电压，使其低于寄生二极管123和电源寄生二极管122的击穿电压，能够使寄生二极管124执行击穿操作，并防止由于静电而损坏内部电路121。
用作I/O焊点101的保护电路的PNP双极晶体管120被设计用于每一个内部电路，以致使与PNP双极晶体管120相连的电源布线电阻小于内部电路的电源布线电阻，因此，能够防止出现由于电源布线电阻中电压的增加引起的保护箝位能力的下降的问题。
由于存在几十个I/O焊点101，因此，还形成了相同数目的寄生二极管124(作为I/O焊点101的保护电路的PNP双极晶体管120)。因此，改进了保护内部电路121免受来自高电位电源(VDD)102的电源端子施加的静电损坏的能力。
对于PNP双极晶体管120的效应，在例如JP-A No.120412/1994中公开的技术的现有技术中，与集电极相连的寄生二极管的击穿电压具有同与发射极相连的寄生二极管的击穿电压相同的数值。因此，施加到例如高电位电源(VDD)102的电源端子的静电流向具有较低电源布线电阻的内部电路，然后，低电压静电可能会损坏内部电路。然而，在充当I/O焊点101的保护电路的PNP双极晶体管中，存在N型阱113内部的寄生N型阱电阻器(RNW)以及高电位电源(VDD)102和低电位电源(VSS)103之间的寄生二极管124。这里，形成N型扩散层115，从而包围与PNP双极晶体管120的低电位电源(VSS)103相连的P+扩散层114b。由于N型扩散层115的形成，导致寄生二极管124周围的N型杂质浓度增大，从而将与集电极相连的寄生二极管124的击穿电压设置为低于与发射极相连的寄生二极管123的击穿电压。换句话说，根据可用二极管外围的杂质浓度(N型，P型)大小来确定二极管击穿电压，并且杂质浓度越高，则击穿电压越低。因此，与连接到发射极的寄生二极管123相比，电流容易按照与集电极相连的寄生二极管124的相反方向流动，因此改进了连接在高电位电源(VDD)102和低电位电源(VSS)103之间的寄生二极管124的箝位能力，并且能够防止内部电路121受到从例如高电位电源的电源端子施加的静电的损坏。
在现有技术中，由通过在N型阱13中的P+扩散层14a和P+扩散层14b构成的PN二极管形成的电源保护二极管，被设计成具有与PNP双极晶体管20的寄生二极管24相同的击穿电压。相反，在本实施例中，PNP双极晶体管120的寄生二极管124的击穿电压被设置成低于由包括P+扩散层14a和P+扩散层14b的PN二极管形成的电源保护二极管122的击穿电压，以致寄生二极管124能够更容易地执行击穿操作，并且电流会流向低电位电源(VSS)103。因此，能够防止内部电路121受到静电的损坏。因此，通过PNP双极晶体管120能够有效地保护内部电路121。
用作I/O焊点101的保护电路的PNP双极晶体管120被设计为用于每一个内部电路，以致使与PNP双极晶体管120相连的电源布线电阻小于内部电路的电源布线电阻，因此，能够防止出现由于电源布线电阻器中电压的增加引起的保护箝位能力的下降的问题。
由于存在大约几十个I/O焊点101。还存在(用作I/O焊点101的保护电路的PNP双极晶体管120)的相同数目的寄生二极管124。因此，进一步改进了保护内部电路121免受来自高电位电源(VDD)102的电源端子施加的静电损坏的能力。因此，PNP双极晶体管120能够更有效地保护内部电路121。
N型扩散层115是通过向用于制作PNP双极晶体管120的公知工艺添加附加的工艺形成的。例如，在混合低电压和高电压设备的工艺中，能够替换在高电压N沟道型晶体管的N型偏置区域中形成的扩散层。在添加N型降压晶体管或降压型电容器的工艺中，能够替换在其栅极氧化膜以下形成的N型扩散层。因此，能够有效地保护内部电路121免受来自高电位电源(VDD)102的电源端子施加的静电损坏，而且无需增加工艺的数目。因此，PNP双极晶体管120能够更有效地保护内部电路121。
第二实施例
图2是本实施例的PNP双极晶体管120的截面图。该电路图与用于第一实施例的图1B所示的相同。
在本实施例中，形成N型扩散层115，以便只在与PNP双极晶体管120的低电位电源(VSS)103相连的P+扩散层114b的底部部分包围P+扩散层114b。
在本实施例中，只在P+扩散层114b的底部部分包围P+扩散层114b，因此工艺主要与P+扩散层114a和P+扩散层114b之间的掺杂(杂质)浓度概况相同。结果，能够保持PNP双极晶体管20的可操作性，并且能够改进保护内部电路121免受从例如高电位电源102电源端子施加的静电的损坏。因此，PNP双极晶体管120能够有效地保护内部电路121。
第三实施例
图3是本实施例的PNP双极晶体管120的截面图。在本实施例中，形成与低电位电源(VSS)103相连的P+扩散层116，以便与P型阱140的最外围表面和PNP双极晶体管120的N型阱113的最外围表面相交。在本实施例中，还将形成N型扩散层115，以便包围P+扩散层116。
与低电位电源(VSS)103相连并且形成在N型阱113的最外围表面上的P+扩散层116包括寄生二极管125和与高电位电源(VDD)102相连的N型阱113。该寄生二极管125通过增强在例如高电位电源(VDD)102的电源端子处的保护电路，进一步促进了对图1B所示内部电路的保护，使其免受来自高电位电源(VDD)102的电源端子施加的静电的损坏。因此，PNP双极晶体管120能够有效地保护内部电路。
在本实施例中，用于包围N型阱113的P+扩散层的保护环层(图中未示出)与P+扩散层116共同使用，以便防止保护电路封锁保护电路外部的电路。因此，能够改进保护内部电路免受例如高电位电源(VDD)102的电源端子施加的静电的损坏的能力，而无需增大芯片规模。因此，PNP双极晶体管120能够有效地保护内部电路，同时满足对于小型芯片规模的要求。
在本实施例中，还可以在第一和第二实施例所述的P+扩散层114b之下形成N型扩散层115。这里，形成N型扩散层能够进一步增强保护内部电路免受例如高电位电源(VDD)102的电源端子施加的静电的损坏的能力。因此，PNP双极晶体管120能够有效地保护内部电路。
参考附图的同时说明了本发明的实施例。然而，这些仅仅是本发明的实例，当然，本发明可以使用在实施例中没有说明的变体或改变的不同范围。
例如，上述实施例中说明了P+扩散层114b形状近似等同于P+扩散层114a形状。然而，如图4中PNP双极晶体管120的平面图所示，除了与I/O焊点101相连的P+扩散层114a以外，可以使用具有锐角并且与PNP双极晶体管120的低电位电源(VSS)103相连的P+扩散层114b。使用具有锐角的P+扩散层114b改进了由P+扩散层114b和N型扩散层115形成的寄生二极管的击穿电流驱动性能，还改进了保护内部电路121免受例如高电位电源(VDD)102的电源端子施加的静电的损坏的能力。因此，PNP双极晶体管120能够有效地保护内部电路。结合以上电路中所述的N型扩散层115还能够改进保护内部电路免受例如高电位电源(VDD)102的电源端子施加的静电损坏的能力。因此，PNP双极晶体管120能够有效地保护内部电路。
如图5B和5C的平面图所示，可以按照更尖锐(锐利)的角来形成与PNP双极晶体管120的低电位电源(VSS)103相连的P+扩散层114b的倒角和与I/O焊点101相连的P+扩散层114a的倒角。形成该更尖锐的角，降低了由P+扩散层114b和N型扩散层115构成的寄生二极管的击穿电压，并促进了寄生二极管击穿操作期间的电流驱动性能，并且进一步改进了保护内部电路免受例如高电位电源(VDD)102的电源端子施加的静电的损坏的能力。因此，PNP双极晶体管120能够有效地保护内部电路。
如图5A的平面图所示，按照阱阵列形成与PNP双极晶体管120的低电位电源(VSS)103相连的P+扩散层114b和与I/O焊点101相连的P+扩散层114a。使用阱阵列能够形成相对总数较多的角和外围长度，用于P+扩散层114b和P型扩散层114a，以促进寄生二极管击穿操作期间的电流驱动性能，并且进一步改进了保护内部电路免受例如高电位电源(VDD)102的电源端子施加的静电的损坏的能力。因此，PNP双极晶体管120能够更有效地保护内部电路。
在上述实施例中，说明了从高电位电源(VDD)102施加静电。然而，通过使寄生二极管124的击穿电压低于寄生二极管123和电源保护二极管122的击穿电压，能够改进寄生二极管124的击穿操作，并且即使从例如I/O焊点101和低电位电源(VSS)103的其它电源端子施加静电时，也能够防止由于静电造成的对内部电路的损坏。因此，PNP双极晶体管能够更有效地保护内部电路。
在上述实施例中，说明了利用PNP晶体管120作为用于内部电路121的保护电路；然而，可以使用NPN双极晶体管。在这种情况下，形成P+扩散，使其至少接触N扩散层的底部部分。通过增大包含在P+扩散层中的P型杂质内容，能够增大寄生二极管周围的P型杂质的浓度，从而能够设置与集电极相连的寄生二极管的击穿电压，使其低于与发射极相连的寄生二极管的击穿电压。换句话说，根据可用二极管外围的杂质浓度(N型，P型)大小来确定二极管击穿电压，并且杂质浓度越高，则击穿电压越低。因此，与连接到发射极的寄生二极管相比，电流容易按照与集电极相连的寄生二极管的相反方向流动。该反向电流流动改进了寄生二极管的箝位能力，并且能够防止内部电路受到由例如高电位电源、I/O焊点或低电位电源的电源端子施加的静电引起的损坏。因此，NPN双极晶体管能够有效地保护内部电路。通过设置与NPN双极晶体管的集电极相连的寄生二极管的击穿电压，使其低于电源保护二极管的击穿电压，能够更顺利地执行与集电极相连的寄生二极管的击穿操作，电流能够流向低电位电源(VSS)。因此，能够避免内部电路中由静电引起的损坏。因此，NPN双极晶体管能够更有效地保护内部电路。
如上所述，与集电极相连的寄生二极管的击穿电压低于与发射极相连的寄生二极管的击穿电压，因此当静电被施加到电源端子时，电流趋向于按照与集电极连接的寄生二极管相反的方向流动。因此，当静电被施加到电源端子时，能够防止电流流向半导体电路。因此，能够有效地防止由于静电造成的对半导体电路的损坏，并且能够有效地保护内部电路。

Claims (9)

1.一种能够从在施加静电时可能造成的损坏中保护集成的内部电路的保护装置，其特征在于包括：
第一电源线；
第二电源线；
与所述内部电路相连的信号线；
双极晶体管，其具有与所述信号线连接的发射极节点，与所述第二电源线连接的集电极节点，以及与所述第一电源线相连的基极节点，所述发射极节点和集电极节点是一种导电类型的，所述基极节点是与所述一种导电类型不同的另一种导电类型的；
第一寄生二极管，连接在所述第一电源线和所述发射极节点之间，并且具有第一击穿电压；以及
第二寄生二极管，连接在所述第一电源线和所述集电极节点之间，并且具有低于所述第一击穿电压的第二击穿电压。
2.根据权利要求1所述的保护装置，其特征在于所述第一寄生二极管具有在第二导电类型的半导体阱上形成的第一导电类型的第一扩散区域，
其中所述第二寄生二极管具有在所述半导体阱上形成的所述第一导电类型的第二扩散区域，以及在所述第二扩散区域和所述半导体阱之间形成的所述第二导电类型的第三扩散区域，
其中所述第二扩散区域的杂质浓度大于所述半导体阱的杂质浓度。
3.根据权利要求2所述的保护装置，其特征在于所述第二寄生二极管形成在所述双极晶体管的集电极区域。
4.根据权利要求2所述的保护装置，其特征在于所述第二寄生二极管形成在除了所述双极晶体管的集电极区域以外的保护环区域。
5.一种能够从在施加静电时可能造成的损坏中保护集成的内部电路的保护装置，其特征在于包括：
第一电源线；
第二电源线；
与所述内部电路相连的信号线；
第一导电类型的半导体阱；
在所述半导体阱上形成的双极晶体管，该晶体管具有：
在所述半导体阱上形成的所述第一导电类型的第一扩散区域作为所述双极晶体管的基极，所述第一扩散区域与所述第一电源线相连；
在所述半导体阱上形成的与所述第一导电类型不同的第二导电类型的第二扩散区域作为所述双极晶体管的发射极，所述第二扩散区域与所述信号线相连；
在所述半导体阱上形成的所述第二导电类型的第三扩散区域作为所述双极晶体管的集电极，所述第三扩散区域与所述第二电源线相连；
其中所述保护装置还包括：
在所述第三扩散区域和所述半导体阱之间形成的所述第一导电类型的第四扩散区域，以致所述第三和第四扩散区域形成寄生二极管；
其中所述第四扩散区域的杂质浓度大于所述半导体阱的杂质浓度。
6.根据权利要求5所述的保护装置，其特征在于设置所述第二、第三和第四扩散区域，以便形成双极晶体管。
7.根据权利要求5所述的保护装置，其特征在于所述保护装置还包括形成在所述半导体阱上的所述第二导电类型的第五扩散区域；
其中设置所述第二和第五扩散区域，以便形成双极晶体管；
其中远离所述第二和第五扩散区域，设置所述第三和第四扩散区域。
8.根据权利要求5所述的保护装置，其特征在于所述第一导电类型是N型，所述第二导电类型是P型。
9.根据权利要求5所述的保护装置，其特征在于所述第一导电类型是P型，所述第二导电类型是N型。
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