KR102463902B1 - 다이오드를 내장한 mos 구조의 사이리스터 소자 - Google Patents

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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Abstract

본 발명은 다잉드 내장형 사이리스터 소자를 개시한다. 그의 소자는, 제 1 도전형 갖는 기판과, 상기 기판 아래에 배치된 애노드 층과, 상기 기판 상에 배치되어 상기 제 1 도전형과 반대되는 제 2 도전형을 갖고, 제 1 영역과 상기 제 1 영역으로부터 분리된 제 2 영역을 갖는 불순물 층과, 상기 불순물 층의 상기 제 1 영역과 상기 제 2 영역 내에 배치되어 상기 제 1 도전형을 갖는 제 1 웰들과, 상기 제 1 웰들 내에 배치되어 상기 제 2 도전형을 갖는 제 2 웰들과, 상기 제 2 웰들 내에 배치되어 상기 제 1 도전형을 갖는 제 3 웰들과, 상기 제 1 내지 제 3 웰들과 상기 불순물 층 상의 산화막과, 상기 산화막을 관통하여 상기 제 1 영역 및 상기 제 2 영역 상의 상기 제 3 웰들에 각각 연결되는 케소드; 및
상기 제 1 영역의 상기 제 1 웰 상의 상기 산화막 내에 배치되는 게이트 전극과, 상기 게이트 전극을 상기 제 2 영역 상의 제 3 웰들 중 어느 하나에 전기적으로 연결하는 게이트 배선을 구비하는 게이트 층을 포함한다.

Description

다이오드를 내장한 MOS 구조의 사이리스터 소자{MOS structure thyristor device built in diode}
본 발명은 사이리스터 소자에 관한 것이다.
일반적으로 고전압 대전력용 사이리스터 소자는 IGBT, power BJT, power MOSFET등의 전력반도체 소자에 비하여 순간 전류 구동 능력에서 매우 우수한 특성을 보이고 있다. 또한, 상기 사이리스터 소자는 모터 드라이브, UPS (uninterrupted power suppliers), capacitor discharge ignition system, flash lamps, industrial welding 등의 산업용 및 차량용 시스템의 스위칭 소자로 폭 넓게 사용되고 있다. 하지만, 소자의 스위칭 속도 증가에 기인하는 ESD (Electrostatic Discharge) 신호에 의해 상기 사이리스터의 오 동작이 빈번히 발생되고 있다.
본 발명이 해결하고자 하는 과제는 EDS 신호로부터 게이트 산화막을 보호할 수 있는 사이리스터 소자를 제공하는 데 있다.
본 발명은 사이리스터 소자를 개시한다. 그의 소자는, 제 1 도전형 갖는 기판; 상기 기판 아래에 배치된 애노드 층; 상기 기판 상에 배치되어 상기 제 1 도전형과 반대되는 제 2 도전형을 갖고, 제 1 영역과 상기 제 1 영역으로부터 분리된 제 2 영역을 갖는 불순물 층; 상기 불순물 층의 상기 제 1 영역과 상기 제 2 영역 내에 배치되어 상기 제 1 도전형을 갖는 제 1 웰들; 상기 제 1 웰들 내에 배치되어 상기 제 2 도전형을 갖는 제 2 웰들; 상기 제 2 웰들 내에 배치되어 상기 제 1 도전형을 갖는 제 3 웰들; 상기 제 1 내지 제 3 웰들과 상기 불순물 층 상의 산화막; 상기 산화막을 관통하여 상기 제 1 영역 및 상기 제 2 영역 상의 상기 제 3 웰들에 각각 연결되는 케소드; 및 상기 제 1 영역의 상기 제 1 웰 상의 상기 산화막 내에 배치되는 게이트 전극과, 상기 게이트 전극을 상기 제 2 영역 상의 제 3 웰들 중 어느 하나에 전기적으로 연결하는 게이트 배선을 구비하는 게이트 층을 포함한다.
본 발명의 개념에 따른 사이리스터 소자는 백투백 다이오드 구조를 갖는 제 2 웰들과 제 3웰들을 이용하여 ESD 신호로부터 제 1 웰과 게이트 층 사이의 게이트 산화막을 보호할 수 있다.
도 1은 본 발명의 개념에 따른 사이리스터 소자의 일 예를 보여주는 평면도이다.
도 2는 도 1의 I-I' 선상을 절취하여 보여주는 단면도이다.
도 3은 도 2의 제 1 내지 제 4 웰들과 게이트 전극을 보여주는 평면도이다.
도 4는 도 2의 사이리스터 소자의 다른 예를 보여주는 평면도이다.
도 5는 도 2의 사이리스터 소자의 또 다른 예를 보여주는 평면도이다.
도 6은 도 2의 사이리스터 소자의 또 다른 예를 보여주는 평면도이다.
도 7은 도 2의 사이리스터 소자의 또 다른 예를 보여주는 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 개념에 따른 사이리스터 소자(100)의 일 예를 보여준다. 도 2는 도 1의 I-I' 선상을 절취하여 보여준다. 도 3은 도 2의 제 1 내지 제 4 웰들(40, 50, 60, 62)과 게이트 전극(92)을 보여준다.
도 1 및 도 2를 참조하면, 본 발명의 사이리스터 소자(100)는 기판(10), 애노드 층(12), 제 1 불순물 층(20), 제 2 불순물 층(30), 제 1 웰들(40), 제 2 웰들(50), 제 3 웰들(60), 제 4 웰(62), 필드 산화막(70), 캐소드(80), 및 게이트 층(90)을 포함할 수 있다.
상기 기판(10)은 제 1 도전형(ex, P형)을 갖는 실리콘 웨이퍼를 포함할 수 있다. 이와 달리, 상기 기판(10)은 제 1 도전형(ex, P형)을 갖는 3-5족 또는 2-6족 반도체 기판을 포함할 수 있다.
상기 애노드 층(12)은 상기 기판(10)의 아래에 배치될 수 있다.
상기 제 1 및 제 2 불순물 층들(20, 30)은 상기 기판(10) 상에 적층될 수 있다. 상기 제 1 및 제 2 불순물 층들(20, 30)은 상기 제 1 도전형과 반대되는 제 2 도전형(ex, N형)을 가질 수 있다. 예를 들어, 상기 제 1 불순물 층(20) 내의 제 2 도전형의 불순물은 상기 제 2 불순물 층(30)의 제 2 도전형의 불순물의 농도보다 높은 농도를 가질 수 있다. 예를 들어, 상기 제 1 불순물 층(20)이 N+ 도펀트로 도핑되면, 상기 제 2 불순물 층(30)은 N- 도펀트로 도핑될 수 있다. 일 예에 따르면, 상기 제 2 불순물 층(30)은 사이리스터 영역(32), 다이오드 영역(34) 및 에지 터미네이션 영역(36)을 가질 수 있다. 상기 사이리스터 영역(32)은 상기 다이오드 영역(34)과 상기 에지 터미네이션 영역(36)으로부터 분리될 수 있다. 상기 다이오드 영역(34)은 상기 에지 터미네이션 영역(36)과 접할 수 있다.
상기 제 1 웰들(40)은 상기 사이리스터 영역(32), 상기 다이오드 영역(34) 및 상기 에지 터미네이션 영역(36)의 상기 제 2 불순물 층(30) 내에 형성될 수 있다. 상기 제 1 웰들(40)은 상기 제 1 도전형(ex, P형)을 가질 수 있다. 상기 사이리스터 영역(32) 및 상기 다이오드 영역(34) 내의 상기 제 1 웰들(40)은 상기 에지 터미네이션 영역(36)의 제 1웰(40)보다 낮은 농도의 제 1 도전형을 가질 수 있다. 상기 에지 터미네이션 영역(36)은 사이리스터 소자(100)의 항복 전압을 조절할 수 있다.
상기 제 2 웰들(50)은 상기 사이리스터 영역(32) 및 상기 다이오드 영역(34) 내의 상기 제 1 웰들(40) 내에 배치될 수 있다. 상기 제 2 웰들(50)은 제 2 도전형(N형)을 가질 수 있다.
상기 제 3 웰들(60)은 상기 사이리스터 영역(32) 및 상기 다이오드 영역(34) 내의 상기 제 1 웰들(40) 내에 배치될 수 있다. 상기 제 3 웰들(60)은 상기 제 1 도전형(P형)을 가질 수 있다.
상기 제 4 웰(62)은 상기 사이리스터 영역(32) 내에 배치될 수 있다.
상기 필드 산화막(70)은 상기 제 1 내지 제 3 웰들(40, 50, 60) 및 상기 제 2 불순물 층(30) 상에 배치될 수 있다. 상기 필드 산화막(70)은 실리콘 산화막을 포함할 수 있다.
상기 캐소드(80)는 상기 필드 산화막(70)을 관통하여 상기 사이리스터 영역(32) 및 상기 다이오드 영역(34) 내의 상기 제 3 웰들(60) 상에 연결될 수 있다. 상기 캐소드(80)는 상기 사이리스터 영역(32) 내의 상기 제 3 웰(60)과 상기 제 4 웰(62) 상에 배치될 수 있다. 상기 캐소드(80)는 상기 다이오드 영역(34) 내의 상기 제 3 웰들(60) 중의 하나에 연결될 수 있다. 도시되지는 않았지만, 상기 캐소드(80)는 전기적으로 연결될 수 있다.
상기 게이트 층(90)은 상기 사이리스터 영역(32) 및 상기 다이오드 영역(34)의 상기 캐소드(80) 사이에 배치될 수 있다. 일 예에 따르면, 상기 게이트 층(90)은 메몰(buried) 게이트 전극(92)과 게이트 배선(94)을 포함할 수 있다. 상기 게이트 전극(92)은 상기 사이리스터 영역(32)의 상기 제 1 웰(40) 일부 상의 필드 산화막(70) 내에 배치될 수 있다. 상기 게이트 배선(94)은 상기 게이트 전극(92)을 상기 다이오드 영역(34)의 상기 제 3 웰(60)에 연결할 수 있다. 상기 다이오드 영역(34) 내의 제 3 웰들(60)과 상기 제 2 웰(50)은 상기 게이트 층(90)과 상기 캐소드(80) 사이의 백투백(back to back) 다이오드 구조를 형성할 수 있다.
상기 사이리스터 영역(32)의 제 1 내지 제 4 웰들(40, 50, 60, 62)에 ESD 신호가 입력될 경우, 상기 다이오드 영역(34) 내의 상기 백투백(back to back) 다이오드 구조의 상기 제 3 웰들(60)과 상기 제 2 웰(50)은 게이트 전극(92)과 제 1웰(40) 사이의 필드 산화막(70)을 보호할 수 있다. 또한, 상기 필드 산화막(70)의 두께가 변화되더라도, 상기 필드 산화막(70)은 백투백 다이오드 구조의 상기 제 2 웰(50)과 제 3 웰들(60)의 항복 전압의 조절에 의해 보호될 수 있다.
도 4는 도 2의 사이리스터 소자(100)의 다른 예를 보여준다.
도 4를 참조하면, 본 발명의 사이리스터 소자(100)의 캐소드(80)와 연결되는 다이오드 영역(34)의 제 1 웰(40) 상의 제 3 웰(60)을 포함할 수 있다. 상기 다이오드 영역(34) 내의 상기 제 2 웰들(50)과 상기 제 3 웰들(60)은 백투백 구조의 다이오드 구조를 형성할 수 있다.
기판(10), 애노드 층(12), 제 1 및 제 2 불순물 층(20, 30), 제 1 웰들(40), 제 2 웰들(50), 제 2 웰들(50) 상의 제 3 웰들(60), 제 4 웰(62), 필드 산화막(70), 캐소드(80) 및 게이트 층(90)은 도 2와 동일하게 구성될 수 있다.
도 5는 도 2의 사이리스터 소자(100)의 또 다른 예를 보여준다.
도 5를 참조하면, 본 발명의 사이리스터 소자(100)는 다이오드 영역(34) 내의 복수개의 제 2 웰들(50)과, 상기 제 2 웰들(50) 내의 제 3 웰들(60)과 제 4 웰들(62), 상기 다이오드 영역(34) 내의 상기 제 4 웰들(62)을 연결하는 제 1 연결 전극(82)을 포함할 수 있다. 상기 다이오드 영역(34) 내의 상기 제 3 웰들(60)은 게이트 배선(94)과 캐소드(80)에 연결될 수 있다. 상기 제 1 연결 전극(82)는 상기 게이트 배선(94)과 상기 캐소드(80) 사이에 배치될 수 있다. 상기 다이오드 영역(34) 내의 상기 제 2 웰들(50)과 상기 제 3 웰들(60)은 백투백 구조의 다이오드 구조를 형성할 수 있다.
기판(10), 애노드 층(12), 제 1 및 제 2 불순물 층(20, 30), 제 1 웰들(40), 사이리스터 영역(32) 내의 제 2 웰(50), 제 2 웰(50) 상의 제 3 웰(60), 제 4 웰(62), 필드 산화막(70), 캐소드(80) 및 게이트 층(90)은 도 1와 동일하게 구성될 수 있다.
도 6은 도 2의 사이리스터 소자(100)의 또 다른 예를 보여준다.
도 6을 참조하면, 본 발명의 사이리스터 소자(100)는 다이오드 영역(34) 내의 복수개의 제 2 웰들(50)과, 상기 제 2 웰들(50) 내의 제 3 웰들(60), 상기 제 3 웰들(60)을 연결하는 제 2 연결 배선(84), 상기 제 2 웰들(50) 내의 제 4 웰들(62)을 포함할 수 있다. 상기 다이오드 영역(34) 내의 상기 제 2 웰들(50)과 상기 제 3 웰들(60)은 백투백 구조의 다이오드 구조를 형성할 수 있다. 다이오드 영역(34) 내의 상기 제 4 웰들(62)은 게이트 배선(94)과 캐소드(80)에 각각 연결될 수 있다.
기판(10), 애노드 층(12), 제 1 및 제 2 불순물 층(20, 30), 제 1 웰들(40), 사이리스터 영역(32) 내의 제 2 웰(50), 제 2 웰(50) 상의 제 3 웰(60), 제 4 웰(62), 필드 산화막(70), 캐소드(80) 및 게이트 층(90)은 도 1와 동일하게 구성될 수 있다.
도 7은 도 2의 사이리스터 소자(100)의 또 다른 예를 보여준다.
도 7을 참조하면, 본 발명의 사이리스터 소자(100)는 다이오드 영역(34) 내의 복수개의 제 2 웰들(50)과, 상기 제 2 웰들(50) 및 상기 제 1 웰(40) 내의 제 3 웰들(60)과 제 4 웰들(62), 상기 다이오드 영역(34) 내의 상기 제 4 웰들(62)을 연결하는 제 1 연결 전극(82)을 포함할 수 있다. 상기 다이오드 영역(34) 내의 상기 제 2 웰들(50)과 상기 제 3 웰들(60)은 백투백 구조의 다이오드 구조를 형성할 수 있다.
기판(10), 애노드 층(12), 제 1 및 제 2 불순물 층(20, 30), 제 1 웰들(40), 사이리스터 영역(32) 내의 제 2 웰(50), 제 2 웰(50) 상의 제 3 웰(60), 제 4 웰(62), 필드 산화막(70), 캐소드(80) 및 게이트 층(90)은 도 1와 동일하게 구성될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제 1 도전형 갖는 기판;
    상기 기판 아래에 배치된 애노드 층;
    상기 기판 상에 배치되어 상기 제 1 도전형과 반대되는 제 2 도전형을 갖고, 제 1 영역과 상기 제 1 영역에 인접한 제 2 영역을 갖는 불순물 층;
    상기 불순물 층의 상기 제 1 영역과 상기 제 2 영역 내에 배치되어 상기 제 1 도전형을 갖는 제 1 웰들;
    상기 제 1 웰들 내에 배치되어 상기 제 2 도전형을 갖는 제 2 웰들;
    상기 제 2 웰들 내에 배치되어 상기 제 1 도전형을 갖는 제 3 웰들;
    상기 제 1 내지 제 3 웰들과 상기 불순물 층 상의 산화막;
    상기 산화막을 통과하여 상기 제 1 영역 및 상기 제 2 영역 상의 상기 제 3 웰들을 연결하는 케소드; 및
    상기 제 1 영역의 상기 제 1 웰들 중의 하나 상의 상기 산화막 내에 배치되는 게이트 전극과, 상기 게이트 전극을 상기 제 2 영역 상의 상기 제 3 웰들 중의 하나에 전기적으로 연결하는 게이트 배선을 구비하는 게이트 층을 포함하는 다이오드 내장형 사이리스터 소자.
  2. 제 1 항에 있어서,
    상기 제 2 웰들 내에 제공되는 제 4 웰들을 더 포함하고,
    상기 제 4 웰들 중의 하나는 상기 제 1 영역 내에 제공되어 상기 제 3 웰들 중의 하나에 접하는 사이리스터 소자.
  3. 제 2 항에 있어서,
    상기 제 2 웰들은 상기 제 2 영역 내에서 서로 분리되고,
    상기 제 4 웰들은 상기 제 2 영역 내의 상기 제 2 웰들 내에 개별적으로 제공되는 사이리스터 소자.
  4. 제 3 항에 있어서,
    상기 제 2 영역의 상기 제 2 웰들 내의 상기 제 4 웰들을 서로 연결하는 제 1 연결 전극을 더 포함하는 사이리스터 소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 불순물 층은 상기 제 2 영역에 인접하는 에지 터미네이션 영역 더 갖는 사이리스터 소자.
  7. 제 6 항에 있어서,
    상기 제 3 셀들 중의 어느 하나는 상기 제 2 영역의 상기 제 2 웰들 중의 하나와, 상기 에지 터미네이션 영역 사이의 상기 제 2 영역 내의 상기 제 1 웰들 중의 하나 내에 배치되는 사이리스터 소자.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 불순물 층은:
    제 1 불순물 층; 및
    상기 제 1 불순물 층 상에 배치되고, 상기 제 2 도전형의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 층을 포함하는 사이리스터 소자.
  10. 제 1 항에 있어서,
    상기 제 1 도전형은 P형이고,
    상기 제 2 도전형은 N형인 사이리스터 소자.

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