JP2021150355A - 半導体装置 - Google Patents

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Abstract

【課題】スナップバック開始時の電流集中を抑制することができる半導体装置を提供すること。【解決手段】半導体装置は、第１導電型の第１半導体部と、第１半導体部に接する第２導電型の第２半導体部と、第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第３半導体部と、第３半導体部に接する第１導電型の第４半導体部と、第１導電型の第５半導体部と、第５半導体部に接する第２導電型の第６半導体部と、第６半導体部よりも第２導電型の不純物濃度が高い第２導電型の第７半導体部と、第１半導体部と第３半導体部との間に設けられ、第１半導体部に接し、第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第８半導体部とを備える。【選択図】図１

Description

実施形態は、半導体装置に関する。
製品容量が例えば１ｐＦを下回るような容量の小さいＥＳＤ（Electro Static Discharge）保護ダイオードは、一般に、２つのスイッチングダイオードと、１つのツェナーダイオードとを組み合わせたクローバー型回路を構成している。このような構造の製品では、ツェナーダイオードのブレークダウン電圧を調整することで製品の耐圧を決めている。一般的にダイオードはブレークダウン電圧が高くなるほど、ブレークダウン後の電力が大きくなるためＥＳＤ耐量が低下してしまう。一方で保護すべきＩＣ（Integrated Circuit）の微細化によって、ＥＳＤ保護ダイオードのクランプ電圧の低減の要求が高まっている。クランプ電圧の低減にスナップバック動作が有効であるが、スナップバック開始電圧はブレークダウン電圧より大きくなるのでスナップバック開始直後にツェナーダイオードに大きな電圧がかかることになる。すなわち、製品の高耐圧化とスナップバック動作が合わさるとスナップバック開始時にツェナーダイオードに、より大きな電圧がかかり、スナップバック後の小さな電流でも単位面積当たりの電力が大きくなり、破壊に至ることが懸念される。
特許第６２６６４８５号公報 特許第６５３２８４８号公報
実施形態は、スナップバック開始時の電流集中を抑制することができる半導体装置を提供する。
実施形態によれば、半導体装置は、第１導電型の第１半導体部と、前記第１半導体部上に設けられ、前記第１半導体部に接する第２導電型の第２半導体部と、前記第１半導体部上に設けられ、前記第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第３半導体部と、前記第３半導体部上に設けられ、前記第３半導体部に接する第１導電型の第４半導体部と、前記第１半導体部上に設けられた第１導電型の第５半導体部と、前記第５半導体部上に設けられ、前記第５半導体部に接する第２導電型の第６半導体部と、前記第６半導体部上に設けられ、前記第６半導体部よりも第２導電型の不純物濃度が高い第２導電型の第７半導体部と、前記第１半導体部と前記第３半導体部との間に設けられ、前記第１半導体部に接し、前記第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第８半導体部と、前記第１半導体部に接する第１電極と、前記第４半導体部および前記第７半導体部に接する第２電極と、を備える。
（ａ）は実施形態の半導体装置の模式断面図であり、（ｂ）は図１（ａ）における第２半導体部、第４半導体部、および第８半導体部の模式平面図である。 （ａ）は実施形態の半導体装置の等価回路図であり、（ｂ）は第３ダイオードＤ３の電流電圧特性図である。 他の実施形態の半導体装置の模式断面図である。 さらに他の実施形態の半導体装置の模式断面図である。 比較例の半導体装置の模式断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としてもよい。また、以下の実施形態では半導体材料はシリコンとするが、半導体材料は、シリコンに限らず、例えば、炭化シリコン、窒化ガリウムなどであってもよい。
図１（ａ）は、実施形態の半導体装置１の模式断面図である。図１（ｂ）は、図１（ａ）における第２半導体部１２、第４半導体部１４、および第８半導体部１８の模式平面図である。
半導体装置１は、半導体層１０と、第１電極２１と、第２電極２２と、絶縁膜４１と、保護膜４２とを有する。
半導体層１０は、半導体層３０と、第１半導体部１１と、第２半導体部１２と、第３半導体部１３と、第４半導体部１４と、第５半導体部１５と、第６半導体部１６と、第７半導体部１７と、第８半導体部１８と、第９半導体部１９と、第１０半導体部２０とを有する。
Ｎ型の第１半導体部１１上に、Ｐ型の半導体層３０が設けられている。例えば、第１半導体部１１は半導体基板であり、半導体層３０は第１半導体部１１上にエピタキシャル成長される。半導体層３０は、第３半導体部１３、第８半導体部１８、および第６半導体部１６を含む。
Ｐ型の第２半導体部１２が、第１半導体部１１上に設けられている。第２半導体部１２の底部は第１半導体部１１に接し、第２半導体部１２と第１半導体部１１はＰＮ接合を形成している。
半導体層３０の一部であるＰ型の第３半導体部１３が、第１半導体部１１上に設けられている。第３半導体部１３のＰ型不純物濃度は、第２半導体部１２のＰ型不純物濃度よりも低い。
Ｎ型の第４半導体部１４が、第３半導体部１３上に設けられ、第３半導体部１３に接している。第３半導体部１３と第４半導体部１４はＰＮ接合を形成している。
Ｎ型の第５半導体部１５が、第１半導体部１１上に設けられている。第５半導体部１５のＮ型不純物濃度は、第１半導体部１１のＮ型不純物濃度よりも低い。第５半導体部１５は、第２半導体部１２とほぼ同じ深さに位置する。
半導体層３０の一部であるＰ型の第６半導体部１６が、第５半導体部１５上に設けられている。第６半導体部１６は第５半導体部１５に接し、第６半導体部１６と第５半導体部１５はＰＮ接合を形成している。
Ｐ型の第７半導体部１７が、第６半導体部１６上に設けられている。第７半導体部１７のＰ型不純物濃度は、第６半導体部１６のＰ型不純物濃度よりも高い。
半導体層３０の一部であるＰ型の第８半導体部１８が、第１半導体部１１と第３半導体部１３との間に設けられている。第８半導体部１８のＰ型不純物濃度は、第２半導体部１２のＰ型不純物濃度よりも低い。第８半導体部１８は第１半導体部１１に接し、第８半導体部１８と第１半導体部１１はＰＮ接合を形成している。
第３半導体部１３および第８半導体部１８は、第４半導体部１４の下に設けられている。第３半導体部１３は第４半導体部１４と第８半導体部１８との間に設けられ、第８半導体部１８は第３半導体部１３と第１半導体部１１との間に設けられている。第８半導体部１８は、半導体層３０の厚さ方向において第４半導体部１４に重なる位置にある。
Ｐ型の第９半導体部１９が、第２半導体部１２上に設けられている。第９半導体部１９は、第３半導体部１３の周囲および第４半導体部１４の周囲を囲み、第３半導体部１３および第４半導体部１４を、半導体層３０における他の領域から分離している。第９半導体部１９のＰ型不純物濃度は、第３半導体部１３のＰ型不純物濃度および第８半導体部１８のＰ型不純物濃度よりも高い。
Ｎ型の第１０半導体部２０が、第５半導体部１５上に設けられている。第１０半導体部２０は、第６半導体部１６の周囲および第７半導体部１７の周囲を囲み、第６半導体部１６および第７半導体部１７を、半導体層３０における他の領域から分離している。
第１半導体部１１の下面に第１電極２１が設けられている。第１電極２１は、第１半導体部１１の下面に接し、第１半導体部１１と電気的に接続されている。
半導体層３０の上面に絶縁膜４１が設けられている。絶縁膜４１上に第２電極２２が設けられている。第２電極２２は、絶縁膜４１に形成された開口部を通じて、第４半導体部１４および第７半導体部１７に接している。第２電極２２は、第４半導体部１４および第７半導体部１７と電気的に接続されている。
第２電極２２の一部は保護膜４２で覆われ、他の一部は保護膜４２から露出している。保護膜４２は、絶縁膜である。第２電極２２において保護膜４２から露出した部分は、導電性の接続部材（例えば、ワイヤ）を介して外部回路と電気的に接続される。
図１（ｂ）に示すように、第８半導体部１８の周囲は、第２半導体部１２に囲まれている。第１半導体部１１上に半導体層３０を形成した後、例えばイオン注入法により第２半導体部１２が形成される。このとき、第８半導体部１８となる領域にはＰ型不純物を打ち込まないことで、半導体層３０における第１半導体部１１との接合部の一部に、第２半導体部１２よりもＰ型不純物濃度が低い部分が残され、これが第８半導体部１８となる。
半導体装置１は、第１ダイオードＤ１と、第２ダイオードＤ２と、第３ダイオードＤ３とを含む。第１ダイオードＤ１は、Ｐ型の第６半導体部１６と、Ｎ型の第５半導体部１５とのＰＮ接合を含む。第２ダイオードＤ２は、Ｐ型の第３半導体部１３と、Ｎ型の第４半導体部１４とのＰＮ接合を含む。第３ダイオードＤ３は、Ｐ型の第２半導体部１２と、Ｎ型の第１半導体部１１とのＰＮ接合を含む。
第８半導体部１８は、第２ダイオードＤ２の直下に位置する。第８半導体部１８と第１半導体部１１とが接する面積（ＰＮ接合の面積）は、第２半導体部１２と第１半導体部１１とが接する面積（第３ダイオードＤ３のＰＮ接合の面積）よりも小さい。
図２（ａ）は、実施形態の半導体装置の等価回路図である。
第１ダイオードＤ１および第２ダイオードＤ２はスイッチングダイオードであり、第３ダイオードＤ３はツェナーダイオードである。第２ダイオードＤ２と第３ダイオードＤ３は、第１電極２１と第２電極２２との間に直列接続されている。第１電極２１と第２電極２２との間に、第２ダイオードＤ２および第３ダイオードＤ３からなる組のダイオードと、第１ダイオードＤ１とが並列に接続されている。第１ダイオードＤ１のアノードは第２電極２２に接続され、第１ダイオードＤ１のカソードは第１電極２１に接続されている。第２ダイオードＤ２のカソードは第２電極２２に接続されている。第３ダイオードＤ３のカソードは第１電極２１に接続されている。第２ダイオードＤ２のアノードと第３ダイオードＤ３のアノードとが互いに接続されている。
第３ダイオードＤ３のサイズは、第１ダイオードＤ１のサイズおよび第２ダイオードＤ２のサイズよりも大きい。例えば、第３ダイオードＤ３のＰＮ接合面積（第２半導体部１２と第１半導体部１１との接合面積）は、第１ダイオードＤ１のＰＮ接合面積（第６半導体部１６と第５半導体部１５との接合面積）、および第２ダイオードＤ２のＰＮ接合面積（第３半導体部１３と第４半導体部１４との接合面積）よりも大きい。第３ダイオードＤ３の容量は、第１ダイオードＤ１の容量および第２ダイオードＤ２の容量よりも大きい。第３ダイオードＤ３のＥＳＤ耐量は、第１ダイオードＤ１のＥＳＤ耐量および第２ダイオードＤ２のＥＳＤ耐量よりも大きい。
第３ダイオードＤ３の容量は第２ダイオードＤ２の容量よりも十分に大きいため、第３ダイオードＤ３の容量は無視できる。したがって、図２（ａ）に示すクローバー型回路の端子間容量は、容量の小さい第１ダイオードＤ１の容量と、容量の小さい第２ダイオードＤ２の容量との和で表される。これにより、クローバー型回路においては、順方向と逆方向の両方向からのＥＳＤに対する耐量を保ちつつ、低容量化の実現が可能である。
第１電極２１の電位はグランド電位であるとする。例えば、第２電極２２に負の過渡電圧が印加された場合、第２ダイオードＤ２は順方向に、第３ダイオードＤ３は逆方向に、第１ダイオードＤ１は逆方向に、それぞれバイアスされる。第３ダイオードＤ３のブレークダウン電圧を第１ダイオードＤ１のブレークダウン電圧よりも低く設定することにより、第１ダイオードＤ１には逆方向電流が流れず、第３ダイオードＤ３には逆方向電流が流れる。これにより、過渡電流（サージ電流）は、図２（ａ）において矢印Ａで表すように、第１電極２１から第３ダイオードＤ３および第２ダイオードＤ２を通じて第２電極２２へと流れる。
一方、第２電極２２に正の過渡電圧が印加された場合、第２ダイオードＤ２は逆方向に、第３ダイオードＤ３は順方向に、第１ダイオードＤ１は順方向に、それぞれバイアスされる。第２ダイオードＤ２のブレークダウン電圧よりも、第１ダイオードＤ１の順方向電圧を低く設定することで、図２（ａ）において矢印Ｂで表すように、過渡電流は、第２電極２２から第１ダイオードＤ１を通じて第１電極２１に流れる。
一般に、ダイオードにおける順方向のＥＳＤ耐量は、逆方向のＥＳＤ耐量よりも大きい。クローバー型回路においては、ＥＳＤ耐量の小さい第１ダイオードＤ１および第２ダイオードＤ２には順方向のみにＥＳＤが流れ、ＥＳＤ耐量の大きい第３ダイオードＤ３には逆方向にＥＳＤが流れる。これにより、順方向のＥＳＤと、逆方向のＥＳＤの両方に対するＥＳＤ耐量を保っている。
半導体装置１は、Ｎ型の第４半導体部１４がエミッタとして機能し、Ｐ型の第３半導体部１３およびＰ型の第２半導体部１２がベースとして機能し、Ｎ型の第１半導体部１１がコレクタとして機能する寄生ＮＰＮトランジスタを内蔵する。
その寄生ＮＰＮトランジスタにおいて、エミッタとベースとの間に電圧が印加され、エミッタからベースに電子が注入されると、第３ダイオードＤ３がブレークダウンする前に、ベース電流が流れてＮＰＮトランジスタがオンする場合がある。すなわち、図２（ｂ）に示す第３ダイオードＤ３の電流電圧特性のように、第３ダイオードＤ３がブレークダウンする前に電圧が一旦低下し、電流が増大するスナップバックが起きる。図２（ｂ）において横軸のＶＢＲはブレークダウン電圧を、ＶＳＢはスナップバック開始電圧を表す。
近年のＩＣの微細化によって、ＥＳＤが印加されたときに低いクランプ電圧が要求されている。半導体装置１では、スナップバック開始時に寄生ＮＰＮトランジスタが動作し、半導体層内でのキャリアが増加し、クランプ電圧、すなわち後段のＩＣにかかる電圧を低下させることができる。
ここで、図５は、比較例の半導体装置１００の模式断面図である。比較例の半導体装置１００は、第２ダイオードＤ２の直下に第８半導体部１８がなく、第２ダイオードＤ２の直下に第３ダイオードＤ３のＰＮ接合（第２半導体部１２と第１半導体部１１との接合）が位置する点で、実施形態の半導体装置１と異なる。
この比較例の半導体装置１００では、寄生ＮＰＮトランジスタにおけるＮＰＮ間の距離が最も近い第２ダイオードＤ２の直下の部分Ａでスナップバック動作が最も早く開始する。すなわち、スナップバック開始直後に部分Ａに電流が点集中してダメージが発生し、そこを起点にリーク破壊が起こる懸念がある。
図１（ａ）及び（ｂ）に示す本実施形態の半導体装置１によれば、寄生ＮＰＮトランジスタにおけるＮＰＮ間の距離が最も近くなる第２ダイオードＤ２の直下に第３ダイオードＤ３を形成せず、第３ダイオードＤ３の第２半導体部１２よりもＰ型不純物濃度が低い第８半導体部１８を設けている。
これにより、スナップバック開始直後の電流の点集中を回避することができる。スナップバック開始時の電流は、点集中せず、第２半導体部１２と第１半導体部１１との接合部において第８半導体部１８を囲む部分Ａに線状に分散することになり、単位面積当たりの電力が大きくならず、ＥＳＤ破壊を防ぐことができる。
第８半導体部１８を形成した領域の分、第３ダイオードＤ３の面積（第２半導体部１２と第１半導体部１１との接合面積）は減少するが、第３ダイオードＤ３の面積に対する、第８半導体部１８と第１半導体部１１との接合面積の比率は小さいため、半導体装置１のＥＳＤ耐量にはほとんど影響しない。
第２半導体部１２のＰ型不純物濃度は、例えば、１×１０１７以上１×１０１９（atoms／ｃｍ３）以下である。この第２半導体部１２のＰ型不純物濃度に対して、第８半導体部１８のＰ型不純物濃度は、５×１０１３以上１×１０１５（atoms／ｃｍ３）以下とすることが望ましい。
図３は、他の実施形態の半導体装置２の模式断面図である。
半導体装置２は、半導体装置１における第８半導体部１８の代わりに、第８半導体部２８を有する。Ｐ型の第８半導体部２８が、第１半導体部１１と第３半導体部１３との間に設けられている。第８半導体部２８のＰ型不純物濃度は、第２半導体部１２のＰ型不純物濃度よりも低い。また、第８半導体部２８のＰ型不純物濃度は、第３半導体部１３のＰ型不純物濃度よりも高い。第８半導体部２８は第１半導体部１１に接し、第８半導体部２８と第１半導体部１１はＰＮ接合を形成している。第８半導体部２８は、半導体層３０の厚さ方向において第４半導体部１４に重なる位置にある。
半導体装置２においても、寄生ＮＰＮトランジスタにおけるＮＰＮ間の距離が最も近くなる第２ダイオードＤ２の直下に第３ダイオードＤ３を形成せず、第３ダイオードＤ３の第２半導体部１２よりもＰ型不純物濃度が低い第８半導体部２８を設けている。
これにより、スナップバック開始時の電流は、点集中せず、第２半導体部１２と第１半導体部１１との接合部において第８半導体部２８を囲む部分Ａに線状に分散することになり、単位面積当たりの電力が大きくならず、ＥＳＤ破壊を防ぐことができる。
図４は、さらに他の実施形態の半導体装置３の模式断面図である。
第１半導体部１１は、第４半導体部１４の下で第２半導体部１２に接する第１部分１１ａと、第１部分１１ａに隣接する領域で第２半導体部１２に接する第２部分１１ｂとを有する。第１部分１１ａのＮ型不純物濃度は、第２部分１１ｂのＮ型不純物濃度よりも低い。
半導体装置３によれば、寄生ＮＰＮトランジスタにおけるＮＰＮ間の距離が最も近くなる第２ダイオードＤ２の直下における第３ダイオードＤ３のＰＮ接合部の不純物濃度を低下させている。
これにより、スナップバック開始時の電流は、点集中せず、第２半導体部１２と第１半導体部１１との接合部において第１部分１１ａを囲む部分Ａに線状に分散することになり、単位面積当たりの電力が大きくならず、ＥＳＤ破壊を防ぐことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜３…半導体装置、１０…半導体層、１１…第１半導体部、１１ａ…第１部分、１１ｂ…第２部分、１２…第２半導体部、１３…第３半導体部、１４…第４半導体部、１５…第５半導体部、１６…第６半導体部、１７…第７半導体部、１８,２８…第８半導体部、１９…第９半導体部、２０…第１０半導体部、２１…第１電極、２２…第２電極、３０…半導体層、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｄ３…第３ダイオード

Claims (6)

  1. 第１導電型の第１半導体部と、
    前記第１半導体部上に設けられ、前記第１半導体部に接する第２導電型の第２半導体部と、
    前記第１半導体部上に設けられ、前記第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第３半導体部と、
    前記第３半導体部上に設けられ、前記第３半導体部に接する第１導電型の第４半導体部と、
    前記第１半導体部上に設けられた第１導電型の第５半導体部と、
    前記第５半導体部上に設けられ、前記第５半導体部に接する第２導電型の第６半導体部と、
    前記第６半導体部上に設けられ、前記第６半導体部よりも第２導電型の不純物濃度が高い第２導電型の第７半導体部と、
    前記第１半導体部と前記第３半導体部との間に設けられ、前記第１半導体部に接し、前記第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第８半導体部と、
    前記第１半導体部に接する第１電極と、
    前記第４半導体部および前記第７半導体部に接する第２電極と、
    を備える半導体装置。
  2. 前記第８半導体部の第２導電型の不純物濃度は、前記第３半導体部の第２導電型の不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第８半導体部の周囲は、前記第２半導体部に囲まれている請求項１または２に記載の半導体装置。
  4. 前記第８半導体部と前記第１半導体部とが接する面積は、前記第２半導体部と前記第１半導体部とが接する面積よりも小さい請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電型の第１半導体部と、
    前記第１半導体部上に設けられ、前記第１半導体部に接する第２導電型の第２半導体部と、
    前記第１半導体部上に設けられ、前記第２半導体部よりも第２導電型の不純物濃度が低い第２導電型の第３半導体部と、
    前記第３半導体部上に設けられ、前記第３半導体部に接する第１導電型の第４半導体部と、
    前記第１半導体部上に設けられた第１導電型の第５半導体部と、
    前記第５半導体部上に設けられ、前記第５半導体部に接する第２導電型の第６半導体部と、
    前記第６半導体部上に設けられ、前記第６半導体部よりも第２導電型の不純物濃度が高い第２導電型の第７半導体部と、
    前記第１半導体部に接する第１電極と、
    前記第４半導体部および前記第７半導体部に接する第２電極と、
    を備え、
    前記第１半導体部は、前記第４半導体部の下で前記第２半導体部に接する第１部分と、前記第１部分に隣接する領域で前記第２半導体部に接する第２部分とを有し、
    前記第１部分の第１導電型の不純物濃度は、前記第２部分の第１導電型の不純物濃度よりも低い半導体装置。
  6. 前記第２半導体部上に設けられ、前記第３半導体部の周囲および前記第４半導体部の周囲を囲み、前記第３半導体部よりも第２導電型の不純物濃度が高い第２導電型の第９半導体部と、
    前記第５半導体部上に設けられ、前記第６半導体部の周囲および前記第７半導体部の周囲を囲む第１導電型の第１０半導体部と、
    をさらに備える請求項１〜５のいずれか１つに記載の半導体装置。
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