JP4231658B2 - 半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、サージ電圧が内部回路に印加されることを防止する静電破壊防止素子に適用して有効な技術に関する。
【０００２】
【従来の技術】
内部回路であるＬＳＩ（Large Scale Integrated Circuit）の破壊を起す現象として静電気放電がある。この静電気放電現象は、静電気を帯電した導電体や人間が内部回路に接続された外部端子に接触して一時的に内部回路に大電流が流れ、内部回路が破壊される現象である。
【０００３】
そこで、一般に静電気放電による内部回路の破壊を防止するため、入力端子（入力パッド）と内部回路の間に静電破壊防止素子が設けられる。この静電破壊防止素子は、例えばバイポーラトランジスタやダイオードが用いられる。
【０００４】
バイポーラトランジスタは、電流経路が縦方向に形成されるため、ＭＯＳ（Metal Oxide Semiconductor）トランジスタなど電流経路が表面に形成される表面型素子に比べて高い電流放電能力を有しており、静電破壊防止素子に使用される。
【０００５】
なお、静電破壊防止素子については、例えば特開昭６２−２６３６７０号公報や、特開平０７−０３００６３号公報などに記載がある。
【０００６】
【発明が解決しようとする課題】
近年、内部回路素子の高集積化に伴い、内部回路素子の微細化が進んでいる。内部回路素子の微細化が進むと、素子の静電破壊に至る電圧が低下する。すなわち、素子の静電破壊耐性が低下する。
【０００７】
一方、静電破壊防止素子は、サージ電流を流す能力を確保する観点から、内部回路素子と同等に微細化することが困難である。したがって、静電破壊防止素子がＯＮする動作電圧は、相対的に高いままとなる。このため、静電破壊防止素子が動作する前に内部回路素子が破壊されてしまうという問題点がある。
【０００８】
本発明の目的は、内部回路素子が破壊されてしまう前に静電破壊防止素子が動作するように動作電圧を所望の値に制御できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
本発明は、ベース領域の下に接する所定の領域に周囲より不純物濃度が高い第１Ｎウェルを設けることにより、静電破壊防止素子の動作電圧（１次降伏電圧）を所望の値に制御するものである。
【００１２】
また、アノード領域の下に接する所定の領域に周囲より不純物濃度が高い第１Ｎウェルを設けることにより、静電破壊防止素子のブレークダウン電圧を所望の値に制御するものである。
【００１３】
また、本発明は、静電破壊防止素子として用いるＮＰＮトランジスタのコレクタ端子直下のコレクタ領域を高濃度化すると共に、ベース・エミッタ間の任意の位置のコレクタ領域を高濃度化することによって、高濃度化されたベース・エミッタ間の位置に応じてブレークダウンポイントが可変的に設定されるようにし、レイアウトパターン変更等で容易に静電破壊防止素子の動作電圧を制御できるようにするものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
以下に、本実施の形態１の半導体装置に含まれる静電破壊防止素子を、図面を用いて説明する。図１は、本実施の形態１の半導体装置に含まれる静電破壊防止素子用ＮＰＮトランジスタを上部から見た上面図である。また、図２は、図１のＡ１―Ａ１間において切断した要部断面図である。図３は、図２のベース、エミッタ領域を拡大した拡大図であり、図４は、本実施の形態１における静電破壊防止素子であるＮＰＮトランジスタの回路図である。
【００１６】
図１において、本実施の形態１の半導体装置に含まれる静電破壊防止素子用ＮＰＮトランジスタは、コレクタ電極１、ベース電極２、エミッタ電極３を有している。なお、コレクタ電極１、ベース電極２、エミッタ電極３上に形成されるメタル配線の図示は省略する。コレクタ電極１は、図４に示すように内部回路の入力端子であるボンディングパッド（外部端子）に接続されている。また、ベース電極２とエミッタ電極３は、図４に示すように互いに接続され、接地されている。すなわち、静電破壊防止素子であるＮＰＮトランジスタは、ダイオード接続されている。
【００１７】
次に、本実施の形態において、図２に示すように、Ｐ型半導体基板４上にＮ型埋め込み領域５（第１半導体領域の一例）とＰ型埋め込み領域６が形成されている。Ｐ型半導体基板４の不純物濃度は、例えば５.２×１０¹⁵／ｃｍ³である。
【００１８】
また、Ｎ型埋め込み領域５は、上記ＮＰＮトランジスタのコレクタ埋め込み領域に相当する領域であり、Ｎ型埋め込み領域５には、例えばリン（Ｐ）などのＮ型不純物が注入されている。そして、その不純物濃度は、例えば４.０×１０¹⁷／ｃｍ³である。Ｐ型埋め込み領域６は、素子を接合分離する領域であり、例えばボロン（Ｂ）などのＰ型不純物が注入されており、その不純物濃度は、例えば４.０×１０¹⁷／ｃｍ³である。
【００１９】
Ｎ型埋め込み領域５上には、Ｎ型エピタキシャル領域であるＮ型半導体領域７（第２半導体領域の一例）が形成されている。このＮ型エピタキシャル領域には、Ｐ型半導体領域８が形成されている。Ｎ型半導体領域７は、このＮ型エピタキシャル領域であり、その不純物濃度は、例えば２.４×１０¹⁵／ｃｍ³である。Ｐ型半導体領域８は、素子を接合分離する領域であり、例えばボロン（Ｂ）などのＰ型不純物が注入されており、不純物濃度は、例えば７.０×１０¹⁸／ｃｍ³である。
【００２０】
次に、Ｎ型半導体領域７上には、第１Ｎウェル９（第４半導体領域の一例）およびベース領域１０（第３半導体領域の一例）が下から順に形成されている。また、Ｎ型半導体領域７上には、第２Ｎウェル１１（第８半導体領域の一例）とコレクタ不純物拡散領域１２（第７半導体領域の一例）が下から順に形成されている。
【００２１】
第１Ｎウェル９には、例えばリン（Ｐ）などのＮ型不純物が注入されており、その不純物濃度は、例えば１.２×１０¹⁶／ｃｍ³である。したがって、第１Ｎウェル９は、周囲に存在するＮ型半導体領域７に比べて不純物濃度が高くなっている。
【００２２】
この第１Ｎウェル９は、ベース領域１０の下に接する領域のうち、後述するエミッタ不純物拡散領域１５の直下から右側領域に形成されている。すなわち、第１Ｎウェル９は、ベース領域１０の下に接する領域のうち、コレクタ不純物拡散領域１２に近い領域に形成されている。第１Ｎウェル９は、Ｎ型埋め込み領域５から流れ出た電流をベース領域１０に導くために設けられている。
【００２３】
また、ベース領域１０には、例えばボロン（Ｂ）などのＰ型不純物が注入されており、その不純物濃度は、例えば１.５×１０¹⁸／ｃｍ³である。
【００２４】
第２Ｎウェル１１には、例えばリン（Ｐ）などのＮ型不純物が注入されており、その不純物濃度は、例えば１.２×１０¹⁶／ｃｍ³である。この第２Ｎウェル１１は、コレクタ不純物拡散領域１２の右下の領域に形成されている。第２Ｎウェル１１は、コレクタ不純物拡散領域１２より流れ出た電流をＮ型埋め込み領域５へ導くために設けられている。
【００２５】
また、コレクタ不純物拡散領域１２には、例えばリン（Ｐ）などのＮ型不純物が注入されており、その不純物濃度は、例えば１.５×１０²⁰／ｃｍ³である。
【００２６】
次に、ベース領域１０上には、ベース不純物拡散領域１４（第５半導体領域の一例）およびエミッタ不純物拡散領域１５（第６半導体領域の一例）が形成されている。
【００２７】
ベース不純物拡散領域１４には、例えばボロン（Ｂ）などのＰ型不純物が注入されており、その不純物濃度は、例えば１.０×１０²⁰／ｃｍ³である。また、エミッタ不純物拡散領域１５には、例えばリン（Ｐ）などのＮ型不純物が注入されており、その不純物濃度は、例えば１.５×１０²⁰／ｃｍ³である。
【００２８】
コレクタ不純物拡散領域１２、ベース不純物拡散領域１４、エミッタ不純物拡散領域１５上には、それぞれ例えばタングステンよりなるコレクタ電極１、ベース電極２、エミッタ電極３が形成されている。なお、コレクタ形成領域とベース・エミッタ形成領域は、素子分離層１６によって分離されている。
【００２９】
本実施の形態１の半導体装置に含まれる静電破壊防止素子は、上記のように構成されており以下に動作および作用について説明する。
【００３０】
まず、コレクタ電極１が接続されている入力パッドにプラスのサージ電圧が印加される。するとコレクタ電極１の電圧が上昇する。そして、上昇した電圧がコレクタ・ベース間耐圧に達すると、エミッタ不純物拡散領域１５直下のコレクタ・ベース接合付近において、ブレークダウンが生じる。
【００３１】
ブレークダウンが生じると電流が流れる。この電流は、まず図２に示すように、コレクタ電極１からコレクタ不純物拡散領域１２に流れる。コレクタ不純物拡散領域１２に流れた電流は、周囲にあるＮ型半導体領域７より高濃度である第２Ｎウェル１１に流れる。
【００３２】
そして、第２Ｎウェル１１に流れた電流は、図３に示すようにＮ型埋め込み領域５を通った後、周囲にあるＮ型半導体領域７より高濃度である第１Ｎウェル９に流れる。
【００３３】
次に、第１Ｎウェル９に流れ込んだ電流は、ベース領域１０を通りベース不純物拡散領域１４に流れる。その後ベース不純物拡散領域１４を流れた電流は、ベース電極２を通って、グランドへ流れる。
【００３４】
上記したブレークダウン電流により、ベース領域１０におけるベース・エミッタ間電圧降下が０.７Ｖ以上になるとＮＰＮトランジスタがＯＮし、コレクタ・エミッタ間に電流が流れる。このようにして、入力パッドに印加されたサージ電圧による内部回路の破壊を防止することができる。
【００３５】
ここで、上記したようにブレークダウン電流は、第１Ｎウェル９よりベース領域１０に電流が入りベース不純物拡散領域１４を通って、グランドへ流れるが、本実施の形態では、第１Ｎウェル９をエミッタ不純物拡散領域１５の直下からコレクタ不純物拡散領域１２側に設けている。このため、図３に示すようにベース領域１０に電流が流入するポイントからベース不純物拡散領域１４への距離は、大きくなることになる。つまり、ベース領域１０におけるベース・エミッタ間抵抗は大きくなり、ブレークダウン電流によるベース・エミッタ間における電圧降下も大きくなる。したがって、ＮＰＮトランジスタは、速やかに動作するので、静電破壊防止素子の動作電圧（１次降伏電圧）を下げることができる。このようにして、ＮＰＮトランジスタの動作電圧を低下させることができるので、内部回路素子が破壊されてしまう前に静電破壊防止素子を動作させることができる。
【００３６】
また、ベース領域１０と接触し、周囲のＮ型半導体領域７より不純物濃度の高い第１Ｎウェル９を設けたため、コレクタ・エミッタ間耐圧を低下させることができる。したがって、ＮＰＮトランジスタ動作時にホールドする電圧が下がり電流放電能力を向上させることができる。
【００３７】
また、ベース領域１０と接触し、周囲のＮ型半導体領域７より不純物濃度の高い第１Ｎウェル９を設けたため、図２に示した通り、電流経路は下方向になることから、素子表面の電流集中を抑制することが出来る。したがって、静電破壊耐圧向上のためにコレクタ・ベース間を離す必要がなくなり、静電破壊防止素子のサイズを増大させることなく静電破壊耐圧を向上することができる。
【００３８】
さらに、ベース領域１０と接触し、周囲のＮ型半導体領域７より不純物濃度の高い第１Ｎウェル９を設けた構造では、前項と同様の理由で静電破壊防止素子のサイズを縮小することが可能である。内部回路を形成するプロセスの微細化に伴い、静電破壊防止素子のサイズは、内部回路素子のサイズに比べて素子サイズが大きくなる。また、静電破壊防止素子は、各入出力端子に接続されるので、チップに占める割合が大きくなる。したがって、静電破壊防止素子のサイズ縮小は、半導体チップサイズの大幅な縮小につながり、ひいては生産コスト低減を図ることができる。
【００３９】
また、静電破壊防止素子のサイズの縮小により、静電破壊防止素子の寄生容量の低下を図ることができる。したがって、半導体装置の動作速度の向上を推進できる。
【００４０】
次に、実施の形態１の半導体装置に含まれる静電破壊防止素子の製造方法について、図面を参照しながら説明する。
【００４１】
まず、図５に示すように用意したＰ型半導体基板４上にフォトリソグラフィ技術およびイオン注入法を使用して、例えばリンなどのＮ型不純物を注入したＮ型埋め込み領域５と、例えばボロンなどのＰ型不純物を注入したＰ型埋め込み領域６を形成する。
【００４２】
そして、図６に示すように、Ｎ型埋め込み領域５およびＰ型埋め込み領域６上にエピタキシャル成長技術を使用してＮ型不純物を含むＮ型エピタキシャル領域であるＮ型半導体領域７を形成した後、フォトリソグラフィ技術およびイオン注入法を使用してＰ型半導体領域８を形成する。
【００４３】
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を使用してＮ型半導体領域７上に第１Ｎウェル９、第２Ｎウェル１１を形成する。ここで、それぞれのＮウェルは、内部回路にＮウェルを形成する際に使用するマスクを使用して形成される。したがって、静電破壊耐圧向上を目的としたマスクの追加などを伴わない利点がある。
【００４４】
その後、Ｎ型半導体領域７上にＬＯＣＯＳ法を使用して、酸化膜よりなる素子分離層１６を形成する。
【００４５】
そして、図８に示すように、イオン注入法を使用してＰ型不純物を注入してベース領域１０を形成する。
【００４６】
次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、コレクタ不純物拡散領域１２、ベース不純物拡散領域１４、エミッタ不純物拡散領域１５を形成する。
【００４７】
その後、図１０に示すように、ＣＶＤ法を使用して酸化膜上に層間絶縁膜１７を堆積し、コレクタ電極形成領域、エミッタ電極形成領域、ベース電極形成領域に形成している酸化膜と層間絶縁膜１７をエッチング技術により除去する。エッチングにより除去した電極形成領域にタングステンを堆積し、コレクタ電極１、ベース電極２、エミッタ電極３を形成する。次に、メタル配線を形成し、ベース電極２とエミッタ電極３とをショートする。
【００４８】
このようにして実施の形態１の半導体装置に含まれる静電破壊防止素子を形成することができる。
【００４９】
（実施の形態２）
本実施の形態２の半導体装置に含まれる静電破壊防止素子について、図面を使用して説明する。図４は、本実施の形態２における静電破壊防止素子であるＮＰＮトランジスタの回路図である。図１１は、本実施の形態２の半導体装置に含まれる静電破壊防止素子用ＮＰＮトランジスタを上部から見た上面図である。また、図１２は、図１１のＡ２―Ａ２間において切断した要部断面図である。図１３は、図１２のベース、エミッタ領域を拡大した拡大図である。図４は、静電破壊防止素子であるＮＰＮトランジスタの回路図である。
【００５０】
図１１において、前記実施の形態１の半導体装置に含まれる静電破壊防止素子と異なる点は、第１Ｎウェル９がベース電極２とエミッタ電極３の間付近まで形成されている点である。
【００５１】
すなわち、図２と図１２とを見比べて分かるように図１２の方が、ベース領域１０の下に第１Ｎウェル９が多く接していることが分かる。
【００５２】
このように構成することにより、ブレークダウン時の電流経路をベース形成領域に近づけることができる。
【００５３】
ブレークダウン電流は、第１Ｎウェル９よりベース領域１０に電流が入りベース不純物拡散領域１４を通って、グランドへ流れるが、本実施の形態２では、第１Ｎウェル９をエミッタ不純物拡散領域１５とベース不純物拡散領域１４の間付近の下からコレクタ不純物拡散領域１２側に設けている。このため、図１３に示すようにベース領域１０に電流が流入するポイントは、前記実施の形態１の半導体装置に含まれる静電破壊防止素子に比べてベース不純物拡散領域１４側（左側）になる。つまり、第１Ｎウェル９からベース領域１０に電流が流入するポイントからベース不純物拡散領域１４までの距離は、前記実施の形態１の半導体装置に含まれる静電破壊防止素子に比べて小さくなる。
【００５４】
したがって、前記実施の形態１の半導体装置に含まれる静電破壊防止素子に比べてベース領域１０におけるベース・エミッタ間抵抗は小さくなり、ブレークダウン電流によるベース・エミッタ間における電圧降下も小さくなる。このため、ＮＰＮトランジスタの動作電圧（１次降伏電圧）は、前記実施の形態１の半導体装置に含まれる静電破壊防止素子に比べて高くなる。
【００５５】
また、ベース領域１０と接触し、周囲のＮ型半導体領域７より不純物濃度の高い第１Ｎウェル９を設けたため、コレクタ・エミッタ間耐圧を低下させることができる。したがって、ＮＰＮトランジスタ動作時にホールドする電圧が下がり電流放電能力を向上させることができる。
【００５６】
以上、前記実施の形態１と本実施の形態２で述べたことから、第１Ｎウェル９の形成パターンを変更することにより、静電破壊防止素子の動作電圧を制御することが可能となる。
【００５７】
図１４に静電破壊防止素子の動作電圧（１次降伏電圧）と電流との関係を示す。図１４を見て分かるように静電破壊防止素子の１次降伏電圧が上昇すると、１次降伏電流も増加することがわかる。ここでＶ１は、前記実施の形態１の半導体装置に含まれる静電破壊防止素子の動作電圧（１次降伏電圧）であり、Ｖ２は、第１Ｎウェル９をベース不純物拡散領域１４の直下まで形成した場合における静電破壊防止素子の動作電圧（１次降伏電圧）である。
【００５８】
（実施の形態３）
本実施の形態３では、静電破壊防止素子としてダイオードを使用した場合について説明する。
【００５９】
図１５は、本実施の形態３の半導体装置に含まれる静電破壊防止素子用ダイオードを上部から見た上面図である。また、図１６は、図１５のＡ３―Ａ３間において切断した要部断面図である。図１７は、図１６のアノード形成領域を拡大した拡大図であり、図１８は、本実施の形態３における静電破壊防止素子であるダイオードの回路図である。
【００６０】
図１５において、本実施の形態３の半導体装置に含まれる静電破壊防止素子は、アノード（陽極）電極２０およびカソード（陰極）電極２１を有している。アノード電極２０は、図１８に示すように、接地されている。また、カソード電極２１は、内部回路の入力端子であるパッドに接続されている。すなわち、パッドに正の電圧が印加された場合ダイオードに逆電圧が印加されるようになっている。
【００６１】
次に、図１６において、実施の形態３の半導体装置に含まれる静電破壊防止素子は、Ｐ型半導体基板４上にＮ型不純物を注入したＮ型埋め込み領域５（第１半導体領域の一例）とＰ型不純物を注入したＰ型埋め込み領域６が形成されている。
【００６２】
Ｎ型埋め込み領域５上には、Ｎ型エピタキシャル領域であるＮ型半導体領域７（第２半導体領域の一例）が形成されている。このＮ型エピタキシャル領域には、Ｐ型半導体領域８が形成されている。次にＮ型半導体領域７上には、第１Ｎウェル９（第４半導体領域の一例）、第２Ｎウェル１１が形成されている。
【００６３】
この第１Ｎウェル９、第２Ｎウェル１１には、Ｎ型不純物が注入されており、その不純物濃度は、Ｎ型半導体領域７の不純物濃度より高くなっている。
【００６４】
次に第１Ｎウェル９上には、アノード領域２２（第３半導体領域の一例）が形成されている。このアノード領域２２には、Ｐ型不純物が注入されており、アノード領域２２上には、アノード不純物拡散領域２３（第５半導体領域の一例）が形成されている。アノード不純物拡散領域２３には、Ｐ型不純物が注入されており、その不純物濃度は、アノード領域２２より高くなっている。そして、アノード不純物拡散領域２３上には、アノード電極２０が形成されている。このアノード電極２０は、接地されている。
【００６５】
第１Ｎウェル９は、アノード領域２２の下に接する領域であって、アノード不純物拡散領域２３直下の領域に形成されている。この第１Ｎウェル９は、Ｎ型埋め込み領域５を流れ出た電流をアノード領域２２へ導くために設けられている。
【００６６】
また、第２Ｎウェル１１の左上の領域には、Ｎ型不純物が注入されたカソード不純物拡散領域２４が形成されており、このカソード不純物拡散領域２４上には、カソード電極２１が形成されている。このカソード電極２１は、入力端子であるパッドに接続されている。第２Ｎウェル１１は、カソード電極２１より流れ出た電流をＮ型埋め込み領域５に導くために設けられている。
【００６７】
なお、アノード領域２２とカソード不純物拡散領域２４は、素子分離層１６によって分離されている。
【００６８】
本実施の形態３の半導体装置に含まれる静電破壊防止素子は、上記のように形成されており、以下に動作および作用について説明する。
【００６９】
まず、カソード電極２１が接続されている入力パッドにプラスのサージ電圧が印加される。するとカソード電極２１の電圧が上昇する。このため、静電破壊防止素子であるダイオードに逆電圧が印加される。そして、上昇した電圧が所定の電圧に達するとダイオードの逆方向に電流が流れる。
【００７０】
この電流は、まず図１６に示すように、カソード電極２１からカソード不純物拡散領域２４に流れる。電流は不純物濃度の高い領域を選択的に流れるため、カソード不純物拡散領域２４を流れた電流は、周囲にあるＮ型半導体領域７より高濃度である第２Ｎウェル１１に流れる。
【００７１】
そして、第２Ｎウェル１１を流れた電流は、Ｎ型埋め込み領域５に流入する。Ｎ型埋め込み領域５を流れた電流は、図１７に示すように、周囲にあるＮ型半導体領域７より高濃度である第１Ｎウェル９を流れる。次に、第１Ｎウェル９に流れ込んだ電流は、アノード領域２２との接合部分に集中して流れアノード領域２２に流入する。これは、電流が不純物濃度の高い領域を選択的に流れるためである。したがって、第１Ｎウェル９とアノード領域２２の接合部分の電流密度は高くなり、ブレークダウンが生じ易くなる。このため、ブレークダウン電圧は、低くなる。
【００７２】
次に、第１Ｎウェル９とアノード領域２２の接合部分を通過した電流は、アノード領域２２内を通りアノード不純物拡散領域２３に流れる。その後アノード不純物拡散領域２３を流れた電流は、アノ−ド電極２０を通って、グランドへ流れる。
【００７３】
このように、第１Ｎウェル９とアノード領域２２の接合部分の電流密度を高くすることにより、ダイオードのブレークダウン電圧を低下させることができるので、内部回路素子が破壊されてしまう前に静電破壊防止素子を動作させることができる。
【００７４】
次に、本実施の形態３の半導体装置に含まれる静電破壊防止素子の製造方法について、図１６を参照しながら説明する。
【００７５】
まず、用意したＰ型半導体基板４上にフォトリソグラフィ技術およびイオン注入法を使用して、例えばリンなどのＮ型不純物を注入したＮ型埋め込み領域５と、例えばボロンなどのＰ型不純物を注入したＰ型埋め込み領域６を形成する。
【００７６】
そして、形成したＮ型埋め込み領域５およびＰ型埋め込み領域６上にエピタキシャル成長技術を使用してＮ型エピタキシャル領域であるＮ型半導体領域７を形成した後、フォトリソグラフィ技術およびイオン注入法を使用してＰ型半導体領域８を形成する。
【００７７】
次に、フォトリソグラフィ技術およびイオン注入法を使用してＮ型半導体領域７上に第１Ｎウェル９、第２Ｎウェル１１を形成する。ここで、それぞれのＮウェルは、内部回路にＮウェルを形成する際に使用するマスクを使用して形成される。したがって、静電破壊耐圧向上を目的としたマスクの追加などを伴わない利点がある。
【００７８】
その後、Ｎ型半導体領域７上にＬＯＣＯＳ法を使用して、酸化膜よりなる素子分離層１６を形成する。そして、イオン注入法を使用してＰ型不純物を注入してアノード領域２２を形成した後、アノード領域２２上にイオン注入法を使用してアノード不純物拡散領域２３を形成するとともにカソード形成領域にカソード不純物拡散領域２４を形成する。
【００７９】
その後、ＣＶＤ法を使用して酸化膜上に層間絶縁膜１７を堆積し、アノード電極形成領域、カソード電極形成領域に形成している酸化膜と層間絶縁膜１７をエッチング技術により除去する。エッチングにより除去したアノード電極形成領域、カソード電極形成領域にタングステンを堆積し、アノード電極２０、カソード電極２１を形成する。
【００８０】
このようにして実施の形態３の半導体装置に含まれる静電破壊防止素子を形成することができる。
【００８１】
（実施の形態４）
本実施の形態４の半導体装置に含まれる静電破壊防止素子用ダイオードについて、図面を使用して説明する。図１８は、本実施の形態４における静電破壊防止素子であるダイオードの回路図である。図１９は、本実施の形態４の半導体装置に含まれる静電破壊防止素子用ダイオードの要部断面図である。図２０は、図１９のアノード形成領域を拡大した拡大図である。
【００８２】
図１９において、前記実施の形態３の半導体装置に含まれる静電破壊防止素子と異なる点は、第１Ｎウェル９がアノード領域２２の下部全面を覆うように形成されている点である。
【００８３】
このように第１Ｎウェル９がアノード領域２２の下部全面を覆うように形成することにより、図２０に示すように、電流は、第１Ｎウェル９とアノード領域２２の接合部分を均一に流れる。したがって、接合部分の電流密度は、前記実施の形態３の半導体装置に含まれる静電破壊防止素子に比べて低くなるため、ブレークダウンが生じにくくなる。すなわち、ブレークダウン電圧が高くなる。
【００８４】
以上、前記実施の形態３と本実施の形態４で述べたことから、アノード領域２２直下の第１Ｎウェル９の幅を変更することにより、静電破壊防止素子のブレークダウン電圧を制御することが可能となる。すなわち、アノード領域２２直下の第１Ｎウェル９の幅を狭くすればするほどブレークダウン電圧が低下し、アノード領域２２直下の第１Ｎウェル９の幅を広げれば広げるほどブレークダウン電圧が高くなる。
【００８５】
図２１に静電破壊防止素子のブレークダウン電圧と電流との関係を示す。図２１において、Ｖ１は、前記実施の形態３の半導体装置に含まれる静電破壊防止素子のブレークダウン電圧であり、Ｖ２は、本実施の形態４の半導体装置に含まれる静電破壊防止素子のブレークダウン電圧、すなわちアノード領域２２の下部全面に第１Ｎウェル９を形成した場合における静電破壊防止素子のブレークダウン電圧である。
【００８６】
図２１を見て分かるように、アノード領域２２直下の第１Ｎウェル９の幅を変更することにより、静電破壊防止素子のブレークダウン電圧を制御することが可能であることがわかる。
【００８７】
本実施の形態４の半導体装置に含まれる静電破壊防止素子の製造方法は、前記実施の形態３の半導体装置に含まれる静電破壊防止素子の製造方法とほぼ同様である。異なる点は、第１Ｎウェル９を大きく形成し、アノード領域２２の下部全面を覆うように第１Ｎウェル９を形成する点である。
【００８８】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８９】
実施の形態１から実施の形態４では、入力端子であるパッドとグランドとの間に静電破壊防止素子を挿入した例について説明したが、入力端子であるボンディングパッドと高電位側の電源との間に静電破壊防止素子を挿入してもよい。
【００９０】
前記実施の形態１〜４においては、第１ＮウェルがＮ型埋め込み領域に接触しない場合について説明したが、第１ＮウェルがＮ型埋め込み領域に接触してもよい。
【００９１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９２】
ベース領域の下に接する所定の領域に周囲より不純物濃度が高い第１Ｎウェルを設けることにより、静電破壊防止素子の動作電圧（１次降伏電圧）を所望の値に制御できる。
【００９３】
また、アノード領域の下に接する所定の領域に周囲より不純物濃度が高い第１Ｎウェルを設けることにより、静電破壊防止素子のブレークダウン電圧を所望の値に制御できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置に含まれる静電破壊防止素子を上部から見た上面図である。
【図２】本発明の実施の形態１における半導体装置に含まれる静電破壊防止素子の断面を示した断面図である。
【図３】図２の一部を拡大した図である。
【図４】本発明の実施の形態１、２における半導体装置に含まれる静電破壊防止素子の回路図である。
【図５】本発明の一実施の形態である半導体装置の製造工程を示した図である。
【図６】本発明の一実施の形態である半導体装置の製造工程を示した図である。
【図７】本発明の一実施の形態である半導体装置の製造工程を示した図である。
【図８】本発明の一実施の形態である半導体装置の製造工程を示した図である。
【図９】本発明の一実施の形態である半導体装置の製造工程を示した図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程を示した図である。
【図１１】本発明の実施の形態２における半導体装置に含まれる静電破壊防止素子を上部から見た上面図である。
【図１２】本発明の実施の形態２における半導体装置に含まれる静電破壊防止素子の断面を示した断面図である。
【図１３】図１２の一部を拡大した図である。
【図１４】静電破壊防止素子の動作電圧と電流との関係を示した図である。
【図１５】本発明の実施の形態３における半導体装置に含まれる静電破壊防止素子を上部から見た上面図である。
【図１６】本発明の実施の形態３における半導体装置に含まれる静電破壊防止素子の断面を示した断面図である。
【図１７】図１６の一部を拡大した図である。
【図１８】本発明の実施の形態３、４における半導体装置に含まれる静電破壊防止素子の回路図である。
【図１９】本発明の実施の形態４における半導体装置に含まれる静電破壊防止素子の断面を示した断面図である。
【図２０】図１９の一部を拡大した図である。
【図２１】静電破壊防止素子のブレークダウン電圧と電流との関係を示した図である。
【符号の説明】
１ コレクタ電極
２ ベース電極
３ エミッタ電極
４ Ｐ型半導体基板
５ Ｎ型埋め込み領域
６ Ｐ型埋め込み領域
７ Ｎ型半導体領域
８ Ｐ型半導体領域
９ 第１Ｎウェル
１０ ベース領域
１１ 第２Ｎウェル
１２ コレクタ不純物拡散領域
１４ ベース不純物拡散領域
１５ エミッタ不純物拡散領域
１６ 素子分離層
１７ 層間絶縁膜
２０ アノード電極
２１ カソード電極
２２ アノード領域
２３ アノード不純物拡散領域
２４ カソード不純物拡散領域

Claims (5)

1. （ａ）半導体基板に静電破壊防止用バイポーラトランジスタのコレクタとなる第１半導体領域を形成する工程と、
   （ｂ）前記第１半導体領域上に前記静電破壊防止用バイポーラトランジスタのコレクタとなる半導体領域であって、前記第１半導体領域と同一導電型であり、かつ前記第１半導体領域より低不純物濃度である第２半導体領域を形成する工程と、
   （ｃ）前記第２半導体領域上に前記静電破壊防止用バイポーラトランジスタのベースとなる第３半導体領域を形成する工程と、
   （ｄ）前記第３半導体領域の下部に接する所定領域に形成される半導体領域であって、前記第２半導体領域より高い不純物濃度の第４半導体領域を形成する工程と、
   （ｅ）前記第３半導体領域上に前記静電破壊防止用バイポーラトランジスタのベースとなる半導体領域であって、前記第３半導体領域より高い不純物濃度の第５半導体領域を形成する工程と、
   （ｆ）前記第３半導体領域上に前記静電破壊防止用バイポーラトランジスタのエミッタとなる第６半導体領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
2. （ａ）半導体基板に静電破壊防止用バイポーラトランジスタのコレクタとなる第１半導体領域を形成する工程と、
   （ｂ）前記第１半導体領域上に前記静電破壊防止用バイポーラトランジスタのコレクタとなる半導体領域であって、前記第１半導体領域と同一導電型であり、かつ前記第１半導体領域より低不純物濃度である第２半導体領域を形成する工程と、
   （ｃ）前記第２半導体領域上に前記静電破壊防止用バイポーラトランジスタのベースとなる第３半導体領域を形成する工程と、
   （ｄ）前記第３半導体領域の下部に接する所定領域に形成される半導体領域であって、前記第２半導体領域より高い不純物濃度の第４半導体領域を形成する工程と、
   （ｅ）前記第３半導体領域上に前記静電破壊防止用バイポーラトランジスタのベースとなる半導体領域であって、前記第３半導体領域より高い不純物濃度の第５半導体領域を形成する工程と、
   （ｆ）前記第３半導体領域上に前記静電破壊防止用バイポーラトランジスタのエミッタとなる第６半導体領域を形成する工程と、
   （ｇ）前記第２半導体領域上に前記静電破壊防止用バイポーラトランジスタのコレクタとなる第７半導体領域を形成する工程と、
   （ｈ）前記第７半導体領域の下部に接する所定領域に形成される半導体領域であって、前記第２半導体領域より高い不純物濃度の第８半導体領域を形成する工程とを備え、
   前記第４半導体領域および前記第８半導体領域を、同時に形成することを特徴とする半導体装置の製造方法。
3. （ａ）半導体基板と、
   （ｂ）前記半導体基板に形成された静電破壊防止用バイポーラトランジスタのコレクタとなる第１半導体領域と、
   （ｃ）前記第１半導体領域上に形成された前記静電破壊防止用バイポーラトランジスタのコレクタとなる半導体領域であって、前記第１半導体領域と同一導電型であり、かつ前記第１半導体領域より低不純物濃度の第２半導体領域と、
   （ｄ）前記第２半導体領域上に形成された前記静電破壊防止用バイポーラトランジスタのベースとなる第３半導体領域と、
   （ｅ）前記第３半導体領域の下部に接する所定領域に形成される半導体領域であって、前記第２半導体領域より高い不純物濃度の第４半導体領域と、
   （ｆ）前記第３半導体領域上に形成された前記静電破壊防止用バイポーラトランジスタのベースとなる半導体領域であって、前記第３半導体領域より高い不純物濃度の第５半導体領域と、
   （ｇ）前記第３半導体領域上に形成された前記静電破壊防止用バイポーラトランジスタのエミッタとなる第６半導体領域とを備えることを特徴とする半導体装置。
4. （ａ）半導体基板上に第１半導体領域を形成する工程と、
   （ｂ）前記第１半導体領域上に前記第１半導体領域と同一導電型であり、かつ前記第１半導体領域より低不純物濃度である第２半導体領域を形成する工程と、
   （ｃ）前記第２半導体領域内に、前記第２半導体領域より高い不純物濃度で前記第２半導体領域と同一導電型の第４半導体領域を形成し、かつ、前記第２半導体領域内であって前記第４半導体領域と離間した位置に、前記第２半導体領域より高い不純物濃度で前記第２半導体領域と同一導電型の第６半導体領域を形成する工程と、
   （ｄ）前記第４半導体領域上に静電破壊防止用ダイオードのアノードとなり、前記第２半導体領域と逆導電型の第３半導体領域を形成する工程と、
   （ｅ）前記第３半導体領域上に前記静電破壊防止用ダイオードのアノードとなる半導体領域であって、前記第３半導体領域より高い不純物濃度で前記第３半導体領域と同一導電型の第５半導体領域を形成する工程と、
   （ｆ）前記第６半導体領域上で前記第６半導体領域と接触するように、前記静電破壊防止用ダイオードのカソードとなり、前記第２半導体領域と同一導電型の第７半導体領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
5. （ａ）半導体基板と、
   （ｂ）前記半導体基板上に形成された第１半導体領域と、
   （ｃ）前記第１半導体領域上に形成された前記第１半導体領域と同一導電型であり、かつ前記第１半導体領域より低不純物濃度である第２半導体領域と、
   （ｄ）前記第２半導体領域上に形成された静電破壊防止用ダイオードのアノードとなり、前記第２半導体領域と逆導電型の第３半導体領域と、
   （ｅ）前記第３半導体領域の下部に接する所定領域に形成された半導体領域であって、前記第２半導体領域より高い不純物濃度で前記第２半導体領域と同一導電型の第４半導体領域と、
   （ｆ）前記第３半導体領域上に形成された前記静電破壊防止用ダイオードのアノードとなる半導体領域であって、前記第３半導体領域より高い不純物濃度で前記第２半導体領域と逆導電型の第５半導体領域と、
   （ｇ）前記第２半導体領域内であって前記第４半導体領域と離間した位置に、前記第２半導体領域より高い不純物濃度で形成された前記第２半導体領域と同一導電型の第６半導体領域と、
   （ｈ）前記第６半導体領域上で前記第６半導体領域と接触するように、前記静電破壊防止用ダイオードのカソードとなる領域であって前記第２半導体領域と同一導電型の第７半導体領域とを備えることを特徴とする半導体装置。

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