JPH02159727A - バイポーラ形薄膜半導体装置 - Google Patents
バイポーラ形薄膜半導体装置Info
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- JPH02159727A JPH02159727A JP31577988A JP31577988A JPH02159727A JP H02159727 A JPH02159727 A JP H02159727A JP 31577988 A JP31577988 A JP 31577988A JP 31577988 A JP31577988 A JP 31577988A JP H02159727 A JPH02159727 A JP H02159727A
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 239000010409 thin film Substances 0.000 title claims description 32
- 239000012535 impurity Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 25
- 238000000605 extraction Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 22
- 230000003321 amplification Effects 0.000 abstract description 14
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 14
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 8
- 230000000873 masking effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 19
- 239000010408 film Substances 0.000 description 8
- 230000002265 prevention Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- AZBAQHIVVLQMFX-UHFFFAOYSA-N 4-(2,4-dimethylphenyl)-5-methyl-1,3-thiazol-2-amine Chemical compound S1C(N)=NC(C=2C(=CC(C)=CC=2)C)=C1C AZBAQHIVVLQMFX-UHFFFAOYSA-N 0.000 description 1
- 241001236294 Hebe Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、半導体薄膜上に形成される横形のバイポーラ
トランジスタを有する半導体装置に関する。
トランジスタを有する半導体装置に関する。
Ｂ、従来の技術
本出願人は先に、特願昭６２−１４８０４．３号におい
て、第１１図および第１２図に示すようなバイポーラ形
薄膜半導体装置を提案した。第１１図はそのバイポーラ
形薄膜半導体装置の平面図、第１２図はそのＸ［ｌ−Ｘ
１ｌ線断面図、第１３図はその等価回路図である。
て、第１１図および第１２図に示すようなバイポーラ形
薄膜半導体装置を提案した。第１１図はそのバイポーラ
形薄膜半導体装置の平面図、第１２図はそのＸ［ｌ−Ｘ
１ｌ線断面図、第１３図はその等価回路図である。
第１］−図および第１２図において、絶縁性基板２１」
二に、半導体薄膜としての多結晶シリコン層２２が所要
の厚さに堆積され、かつ所定の形状にパターニングされ
ている。多結晶シリコン層２２にはＮ１形エミツタ領域
２３が形成されるとともに、このＮ＋形エミッタ領域２
３を囲むようにＰ形ベース領域２４ ａおよびＰ＋形ベ
ース引出し領域２４− ｂが形成され、これらの領域２
４ ａおよび２４ｂを囲むようにＮ形コレクタ領域２５
ａおよびＮ＋形コレクタ引出し領域２５ｂが形成されて
いる。また、Ｎ′″形エミッタ領域２３、Ｐ形ベース引
出し領域２４−ｂ、およびＮ＋形コレクタ引出し領域２
５ｂはそれぞれ、多結晶シリコン層２２」二に堆積した
層間絶縁膜２７に開孔したコンタクトホールを介してエ
ミッタ電極２６Ｅ、ベス電極２６Ｂ、およびコレクタ電
極２６Ｃに接続されている。
二に、半導体薄膜としての多結晶シリコン層２２が所要
の厚さに堆積され、かつ所定の形状にパターニングされ
ている。多結晶シリコン層２２にはＮ１形エミツタ領域
２３が形成されるとともに、このＮ＋形エミッタ領域２
３を囲むようにＰ形ベース領域２４ ａおよびＰ＋形ベ
ース引出し領域２４− ｂが形成され、これらの領域２
４ ａおよび２４ｂを囲むようにＮ形コレクタ領域２５
ａおよびＮ＋形コレクタ引出し領域２５ｂが形成されて
いる。また、Ｎ′″形エミッタ領域２３、Ｐ形ベース引
出し領域２４−ｂ、およびＮ＋形コレクタ引出し領域２
５ｂはそれぞれ、多結晶シリコン層２２」二に堆積した
層間絶縁膜２７に開孔したコンタクトホールを介してエ
ミッタ電極２６Ｅ、ベス電極２６Ｂ、およびコレクタ電
極２６Ｃに接続されている。
ところで、Ｐ形ベース領域２４ ａとＮ“形エミッタ領
域２３とは多結晶シリコンＭ２２上の同一マスクを用い
た不純物導入によって形成され、Ｐ形ベース領域２４ａ
のベース幅Ｗは、Ｐ形ベース領域２４− ａを形成する
Ｐ形不純物とＮ＋形エミッタ領域２３を形成するＮ形不
純物との二重拡散による横方向拡散長の差によって規定
される。
域２３とは多結晶シリコンＭ２２上の同一マスクを用い
た不純物導入によって形成され、Ｐ形ベース領域２４ａ
のベース幅Ｗは、Ｐ形ベース領域２４− ａを形成する
Ｐ形不純物とＮ＋形エミッタ領域２３を形成するＮ形不
純物との二重拡散による横方向拡散長の差によって規定
される。
このため、極めて狭い（数千人）ベース幅Ｗが得られ、
多結晶シリコンのような小数キャリアの拡散長の短い材
料でも適度な電流増幅率１１ＦＥを持つバイポーラ形薄
膜トランジスタを作製できる。
多結晶シリコンのような小数キャリアの拡散長の短い材
料でも適度な電流増幅率１１ＦＥを持つバイポーラ形薄
膜トランジスタを作製できる。
なお、ベース電極２６ＢとＰ形ベース領域２４． ａと
は、ベース幅Ｗより広い幅のＰ＋形ベベー弓出し領域２
４． ｂを介してコンタク１〜される。
は、ベース幅Ｗより広い幅のＰ＋形ベベー弓出し領域２
４． ｂを介してコンタク１〜される。
Ｃ０発明が解決しようとする課題
このような構成により、多結晶シリコン層２２には、Ｎ
＋形エミッタ領域２３、■〕形ヘベー領域２４． ａ、
およびＮ形コレクタ領域２５ａによるＮＰＮバイポーラ
トランジスタが形成される。また、第１１図および第１
２図の破線で示されるＸ部分において、すなわちベース
電極２６Ｂ近傍のＰ形ベース引き出し領域２４ｂとＮ１
形エミツタ領域２３とのＰＮ接合によって、寄生エミッ
タ・ベース間ダイオードが形成される。
＋形エミッタ領域２３、■〕形ヘベー領域２４． ａ、
およびＮ形コレクタ領域２５ａによるＮＰＮバイポーラ
トランジスタが形成される。また、第１１図および第１
２図の破線で示されるＸ部分において、すなわちベース
電極２６Ｂ近傍のＰ形ベース引き出し領域２４ｂとＮ１
形エミツタ領域２３とのＰＮ接合によって、寄生エミッ
タ・ベース間ダイオードが形成される。
このようなバイポーラ形薄膜半導体装置の等価回路を第
１３図に示す。第１３図において、符号２８が上述のよ
うに構成されるＮＰＮバイポーラトランジスタであり、
そのベース端子Ｂとエミッタ端子Ｅとの間に上述した寄
生ＰＮダイオード２９が形成されている。
１３図に示す。第１３図において、符号２８が上述のよ
うに構成されるＮＰＮバイポーラトランジスタであり、
そのベース端子Ｂとエミッタ端子Ｅとの間に上述した寄
生ＰＮダイオード２９が形成されている。
このため、トランジスタ動作時にこの寄生ダイオードが
順方向にバイアスされ、トランジスタ動作に寄与しない
電流成分がエミッタ・ベース間に流れてその電流成分だ
けベース電流ＩＢが増加する。その結果、コレクタ電流
ＩＣとベース電流ＩＢとの比で定義される電流増幅率ｈ
ＦＥが低下するという問題がある。
順方向にバイアスされ、トランジスタ動作に寄与しない
電流成分がエミッタ・ベース間に流れてその電流成分だ
けベース電流ＩＢが増加する。その結果、コレクタ電流
ＩＣとベース電流ＩＢとの比で定義される電流増幅率ｈ
ＦＥが低下するという問題がある。
本発明の技術的課題は、横形バイポーラ薄膜半導体装置
において素子を大型化することなく電流増幅率ｈＦＥの
低下を防止して１−ランジスタ特性を向上させることに
ある。
において素子を大型化することなく電流増幅率ｈＦＥの
低下を防止して１−ランジスタ特性を向上させることに
ある。
００課題を解決するための手段
本発明は、紀縁性基板上に積層された半導体薄膜に形成
された第１導電形のコレクタ領域と、前記半導体薄膜に
形成された第１導電形のエミッタ領域と、前記コレクタ
領域と前記エミッタ領域とに挟まれた所定のベース幅を
有する第２導電形のベース領域と、該ベース領域に接続
する第２導電形のベース引出し領域とを具備し、前記半
導体薄膜上に所定形状のマスク材を設け、該マスク材を
用いて、ベース領域を形成する第２導電形不純物とエミ
ッタ領域を形成する第１導電形不純物とを二重拡散し、
第１および第２の導電形不純物の横方向拡散長の差によ
ってベース幅が規定されるバイポーラ形薄膜半導体装置
に適用される。
された第１導電形のコレクタ領域と、前記半導体薄膜に
形成された第１導電形のエミッタ領域と、前記コレクタ
領域と前記エミッタ領域とに挟まれた所定のベース幅を
有する第２導電形のベース領域と、該ベース領域に接続
する第２導電形のベース引出し領域とを具備し、前記半
導体薄膜上に所定形状のマスク材を設け、該マスク材を
用いて、ベース領域を形成する第２導電形不純物とエミ
ッタ領域を形成する第１導電形不純物とを二重拡散し、
第１および第２の導電形不純物の横方向拡散長の差によ
ってベース幅が規定されるバイポーラ形薄膜半導体装置
に適用される。
そして、上述の技術的課題は、上記マスク直下のベース
領域に、エミッタ領域とベース引出し領域とをそれぞれ
接続させるとともに、マスク直下以外では、エミッタ領
域とベース引出し領域とを互いに分離し、かつ、ベース
・コレクタ間の順バイアス時に逆バイアスされベースか
らコレクタへの電流の流れを阻止するダイオードをコレ
クタ領域側に形成して解決される。
領域に、エミッタ領域とベース引出し領域とをそれぞれ
接続させるとともに、マスク直下以外では、エミッタ領
域とベース引出し領域とを互いに分離し、かつ、ベース
・コレクタ間の順バイアス時に逆バイアスされベースか
らコレクタへの電流の流れを阻止するダイオードをコレ
クタ領域側に形成して解決される。
８０作用
マスク直下のベース領域に、エミッタ領域とベス引出し
領域がそれぞれ接続され、マスク直下以外では、エミッ
タ領域とベース引出し領域とが互いに分離されているの
で、エミッタ・ベース間には寄生ダイオードが形成され
ない。このため、トランジスタオン時のベース電流が低
減でき、電流増幅率ｈＰＥの低下が防止される。さらに
、寄生ダイオードによる容量も生じないから、トランジ
スタの遮断周波数も向上する。加えて、ベース・コレク
タ間が順バイアスされるときには、逆流防止用ダイオー
ドが逆バイアスされこれによりベスからコレクタへの電
流の流れが阻止される。
領域がそれぞれ接続され、マスク直下以外では、エミッ
タ領域とベース引出し領域とが互いに分離されているの
で、エミッタ・ベース間には寄生ダイオードが形成され
ない。このため、トランジスタオン時のベース電流が低
減でき、電流増幅率ｈＰＥの低下が防止される。さらに
、寄生ダイオードによる容量も生じないから、トランジ
スタの遮断周波数も向上する。加えて、ベース・コレク
タ間が順バイアスされるときには、逆流防止用ダイオー
ドが逆バイアスされこれによりベスからコレクタへの電
流の流れが阻止される。
Ｆ、実施例・
第１図および第２図により本発明に係るバイポーラ形薄
膜半導体装置の一実施例を説明する。第１図は、バイポ
ーラ形薄膜半導体装置を示す平面図、第２図（ａ）、（
ｂ）、（Ｑ）、（ｄ）は、それぞれ第１図のａ −ａ線
断面図、ｂ−ｂ線断面図、Ｑ−Ｑ線断面図、ｄ−ａ線断
面図である。
膜半導体装置の一実施例を説明する。第１図は、バイポ
ーラ形薄膜半導体装置を示す平面図、第２図（ａ）、（
ｂ）、（Ｑ）、（ｄ）は、それぞれ第１図のａ −ａ線
断面図、ｂ−ｂ線断面図、Ｑ−Ｑ線断面図、ｄ−ａ線断
面図である。
第１図および第２図において、絶縁性基板上上に半導体
薄膜としての多結晶シリコン層２が所要の厚さに堆積さ
れ、かつ所定の形状にパターニングされている。そして
この多結晶シリコン層２の所定領域上にマスク材１０が
形成されている。このマスク材１０直下の多結晶シリコ
ン層２には、低濃度のＮ形コレクタ領域５ａとＰ形ベー
ス領域４ａとが接して形成されている。
薄膜としての多結晶シリコン層２が所要の厚さに堆積さ
れ、かつ所定の形状にパターニングされている。そして
この多結晶シリコン層２の所定領域上にマスク材１０が
形成されている。このマスク材１０直下の多結晶シリコ
ン層２には、低濃度のＮ形コレクタ領域５ａとＰ形ベー
ス領域４ａとが接して形成されている。
マスク材１０直下以外の多結晶シリコン層２には、Ｎ形
コレクタ領域５ａと接してＰ′″形コレクタ引出し領域
５ｂが形成されるとともに、第１図および第２図（ａ）
に示されるように、Ｐ形ベース領域４ａと接してＮ４形
エミツタ領域３が形成されている。そしてこのＮ“形エ
ミッタ領域３とＮ形コレクタ領域５ａとに挟まれたＰ形
ベース領域４ａは、極めて狭い（数千人）ベース幅Ｗと
される。なおこのベース幅Ｗは、後の製造方法の説明に
おいて詳しく述へるが、マスク材１０をマスクとしてＰ
形ベース領域４ａを形成するＰ形不純物とＮ形コレクタ
領域５ａを形成するＮ形不純物とを二重拡散して多結晶
シリコン層２に導入し、２種類の不純物の横方向拡散長
の差によって規定される。
コレクタ領域５ａと接してＰ′″形コレクタ引出し領域
５ｂが形成されるとともに、第１図および第２図（ａ）
に示されるように、Ｐ形ベース領域４ａと接してＮ４形
エミツタ領域３が形成されている。そしてこのＮ“形エ
ミッタ領域３とＮ形コレクタ領域５ａとに挟まれたＰ形
ベース領域４ａは、極めて狭い（数千人）ベース幅Ｗと
される。なおこのベース幅Ｗは、後の製造方法の説明に
おいて詳しく述へるが、マスク材１０をマスクとしてＰ
形ベース領域４ａを形成するＰ形不純物とＮ形コレクタ
領域５ａを形成するＮ形不純物とを二重拡散して多結晶
シリコン層２に導入し、２種類の不純物の横方向拡散長
の差によって規定される。
さらに、第１図および第２図（ｂ）に示されるように、
マスク材１０直下以外の多結晶シリコン層２には、Ｐ形
ベース領域４ａと接してＰ＋形ベース引出し領域４ｂが
形成されている。そしてこのＰ＋形ベース引出し領域４
ｂとＮ′″形エミッタ領域３とは、第１図および第２図
（ｃ）に示されるように、マスク材１０直下以外の領域
においては層間絶縁膜７によって分離される。また第１
図に示すようにマスク材１０直下においては、Ｐ形ベー
ス引出し領域４ｂとＮ＋形エミッタ領域３がＰ形べ−ろ
領域４ａにそのベース幅方向でラップするようにそれぞ
れ接続される。すなわち、Ｐ形ベース引出し領域４ｂと
Ｎ′″形エミッタ領域３とはベース領域４ａ内でのみ接
続される。なお、ベース領域４ａはマスク直下に形成す
る必要があるが、エミッタ領域３とベース引出し領域４
ｂはマスク直下になくても、マスクの境界面でベース領
域４ａとベース引出し領域４ｂおよびエミッタ領域３を
接続させてもよいａ また、Ｎ＋形エミッタ領域３、Ｐ′″形ベース引出し領
域４ｂ、おキびＰ＋形コレクタ引出１領域５ｂはそれぞ
れ、多結晶シリコン層２上に堆積した層間絶縁膜７に開
孔したコンタク１〜ホールを介してエミッタ電極６Ｅ、
ベース電極６Ｂ、お３よびコレクタ電極６Ｃに接続され
ている。
マスク材１０直下以外の多結晶シリコン層２には、Ｐ形
ベース領域４ａと接してＰ＋形ベース引出し領域４ｂが
形成されている。そしてこのＰ＋形ベース引出し領域４
ｂとＮ′″形エミッタ領域３とは、第１図および第２図
（ｃ）に示されるように、マスク材１０直下以外の領域
においては層間絶縁膜７によって分離される。また第１
図に示すようにマスク材１０直下においては、Ｐ形ベー
ス引出し領域４ｂとＮ＋形エミッタ領域３がＰ形べ−ろ
領域４ａにそのベース幅方向でラップするようにそれぞ
れ接続される。すなわち、Ｐ形ベース引出し領域４ｂと
Ｎ′″形エミッタ領域３とはベース領域４ａ内でのみ接
続される。なお、ベース領域４ａはマスク直下に形成す
る必要があるが、エミッタ領域３とベース引出し領域４
ｂはマスク直下になくても、マスクの境界面でベース領
域４ａとベース引出し領域４ｂおよびエミッタ領域３を
接続させてもよいａ また、Ｎ＋形エミッタ領域３、Ｐ′″形ベース引出し領
域４ｂ、おキびＰ＋形コレクタ引出１領域５ｂはそれぞ
れ、多結晶シリコン層２上に堆積した層間絶縁膜７に開
孔したコンタク１〜ホールを介してエミッタ電極６Ｅ、
ベース電極６Ｂ、お３よびコレクタ電極６Ｃに接続され
ている。
次に、このように構成されるバイポーラ形薄膜半導体装
置の製造方法を説明する。第３図はその製造方法を示す
工程図であり、（ａｌ）〜（ａ４）はそれぞれ、各工程
における平面図およびこの平面図のａ−ａ線断面、ｂ、
−ｂ線断面、ｄ−ａ線断面の各断面図を示す。なお、こ
れら（ａ２）〜（ｇ２）、（ａ３）〜（ｇ ３．）、
（ａ ４）〜（ｇ４）の各断面図は第２図（ｂ）、（ａ
）、（ｄ）にそれぞれ対応する。
置の製造方法を説明する。第３図はその製造方法を示す
工程図であり、（ａｌ）〜（ａ４）はそれぞれ、各工程
における平面図およびこの平面図のａ−ａ線断面、ｂ、
−ｂ線断面、ｄ−ａ線断面の各断面図を示す。なお、こ
れら（ａ２）〜（ｇ２）、（ａ３）〜（ｇ ３．）、
（ａ ４）〜（ｇ４）の各断面図は第２図（ｂ）、（ａ
）、（ｄ）にそれぞれ対応する。
（ａ）：第３図（ａｌ）〜（ａ４）において、絶縁性基
板１上に、半導体薄膜として多結晶シリコン層２を所要
の厚さに堆積し、例えばリンＰまたはヒ素ＡｓのＮ形不
純物を所要量添加してアニル処理を行ない、低濃度のＮ
形不純物領域１１を形成する。次いで、このＮ形不純物
領域１１上にマスク材１０を形成して、所定の形状にパ
タニングする。このマスク材１０は、例えばシリコン酸
化膜あるいはシリコン酸化膜上に多結晶シリコン層が堆
積されている二層膜などから構成されている。
板１上に、半導体薄膜として多結晶シリコン層２を所要
の厚さに堆積し、例えばリンＰまたはヒ素ＡｓのＮ形不
純物を所要量添加してアニル処理を行ない、低濃度のＮ
形不純物領域１１を形成する。次いで、このＮ形不純物
領域１１上にマスク材１０を形成して、所定の形状にパ
タニングする。このマスク材１０は、例えばシリコン酸
化膜あるいはシリコン酸化膜上に多結晶シリコン層が堆
積されている二層膜などから構成されている。
（ｂ）：第３図（ｂｌ）〜（ｂ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加してアニール処理を行ない、横
方向への熱拡散によってマスク材１′０の両側からその
直下にまで延びているＰ形不純物領域１２．１３を形成
する。
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加してアニール処理を行ない、横
方向への熱拡散によってマスク材１′０の両側からその
直下にまで延びているＰ形不純物領域１２．１３を形成
する。
（Ｃ）：第３図（ｃｌ）〜（Ｃ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）を用
いて多結晶シリコン層２のエツチングを行ない、所定の
形状にパターニングする。
ク材１０および所定の形状のレジスト（図示せず）を用
いて多結晶シリコン層２のエツチングを行ない、所定の
形状にパターニングする。
このパターニングによって、コレクタ領域、コレクタ引
出し領域、ベース領域、ベース引出し領域、およびエミ
ッタ領域となるべき各領域１１ａ。
出し領域、ベース領域、ベース引出し領域、およびエミ
ッタ領域となるべき各領域１１ａ。
１３ａ、１２ａ、１２ｂ、’１２ｃのパターンを形成す
る。これらの領域のうち領域１ ］、 ａは、そのまま
Ｎ形コレクタ領域５ａを形成する。また、このときマス
ク材１０直下においては、ベース引出し領域となる領域
１．２ ｂおよびエミッタ領域となる領域１２ｃがそれ
ぞれ、ベース領域となる領域１２ａに接続されると同時
に、マスク材１０直下以外においては、ベース引出し領
域となる領域１２ｂとエミッタ領域となる領域１．２
ｃとが互いに分離される。
る。これらの領域のうち領域１ ］、 ａは、そのまま
Ｎ形コレクタ領域５ａを形成する。また、このときマス
ク材１０直下においては、ベース引出し領域となる領域
１．２ ｂおよびエミッタ領域となる領域１２ｃがそれ
ぞれ、ベース領域となる領域１２ａに接続されると同時
に、マスク材１０直下以外においては、ベース引出し領
域となる領域１２ｂとエミッタ領域となる領域１．２
ｃとが互いに分離される。
（ｄ）：第３図（ｄｌ）〜（ｄ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）詮マ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加して領域１２ｂ、１３ａにＰ”
形コレクタ引出し領域５ｂおよびＰ１形ベース引出し領
域４ｂを形成する。
ク材１０および所定の形状のレジスト（図示せず）詮マ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加して領域１２ｂ、１３ａにＰ”
形コレクタ引出し領域５ｂおよびＰ１形ベース引出し領
域４ｂを形成する。
（ｅ）：第３図（ｅｌ）〜（Ｃ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばリンＰまたはヒ
素ＡｓのＮ形不純物を所要量添加してアニール処理を行
ない、領域１２ＱにＮ１形エミツタ領域３を形成する。
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばリンＰまたはヒ
素ＡｓのＮ形不純物を所要量添加してアニール処理を行
ない、領域１２ＱにＮ１形エミツタ領域３を形成する。
このとき、Ｎ１形エミツタ領域３は横方向への熱拡散に
よってマスク材１０直下にまで延び、この結果、領域１
２ａにＰ形ベース領域４ａが形成される。
よってマスク材１０直下にまで延び、この結果、領域１
２ａにＰ形ベース領域４ａが形成される。
ここで、Ｎ形コレクタ領域５ａとＮ“形エミッタ領域３
とに挟まれたＰ形ベース領域４ａの幅Ｗは、マスク材１
０を用いてＰ形ベース領域４ａを形成するために導入さ
れるＰ形不純物の横方向拡散長と、Ｎ４形エミツタ領域
３を形成するために導入されるＮ形不純物の横方向拡散
長との差によって規定される。したがって、これらＰ形
およびＮ形不純物の拡散条件を制御することにより、極
めて狭い所望のベース幅Ｗを有するＰ形ベース領域４ａ
を形成することができる。
とに挟まれたＰ形ベース領域４ａの幅Ｗは、マスク材１
０を用いてＰ形ベース領域４ａを形成するために導入さ
れるＰ形不純物の横方向拡散長と、Ｎ４形エミツタ領域
３を形成するために導入されるＮ形不純物の横方向拡散
長との差によって規定される。したがって、これらＰ形
およびＮ形不純物の拡散条件を制御することにより、極
めて狭い所望のベース幅Ｗを有するＰ形ベース領域４ａ
を形成することができる。
（ｆ）：第３図（ｆｌ）〜（ｆ４）に示すとおり、全面
に層間絶縁膜７を堆積させた後、Ｎ＋形エミッタ領域３
、Ｐ′″形ベース引出し領域４ｂ、およびＰ１形コレク
タ引出し領域５ｂ上の所定の位置にそれぞれエミッタコ
ンタクトホール１３、ベースコンタクトホール１４、お
よびコレクタコンタクトホール１５を開孔する。
に層間絶縁膜７を堆積させた後、Ｎ＋形エミッタ領域３
、Ｐ′″形ベース引出し領域４ｂ、およびＰ１形コレク
タ引出し領域５ｂ上の所定の位置にそれぞれエミッタコ
ンタクトホール１３、ベースコンタクトホール１４、お
よびコレクタコンタクトホール１５を開孔する。
（ｇ）：第３図（ｇｌ）〜（ｇ４）に示すとおり、全面
にアルミニウムＡＱを堆積させた後、所定の形状にパタ
ーニングして、それぞれＮ＋形エミッタ領域３、Ｐ１形
ベース引出し領域４ｂ、およびＰ１形コレクタ引出し領
域５ｂに接続されるエミッタ電極６Ｅ、ベース電極６Ｂ
、およびコレクタ電極６Ｃを形成する。
にアルミニウムＡＱを堆積させた後、所定の形状にパタ
ーニングして、それぞれＮ＋形エミッタ領域３、Ｐ１形
ベース引出し領域４ｂ、およびＰ１形コレクタ引出し領
域５ｂに接続されるエミッタ電極６Ｅ、ベース電極６Ｂ
、およびコレクタ電極６Ｃを形成する。
以上の製造プロセスにより、第１図および第２図に示し
たバイポーラ形薄膜半導体装置が形成される。
たバイポーラ形薄膜半導体装置が形成される。
なお、上記の製造方法において、第３図（Ｃ１）〜（Ｃ
４）における多結晶シリコンＭ２のパタニング、第３図
（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオン注入、
第３図（ｅｌ）〜（Ｃ４）におけるＮ形不純物のイオン
注入は、その順番を任意に入れ替えてもよい。例えば、
第３図（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオン
注入および第３図（ｅｌ）〜（ｅ４）におけるＮ形不純
物のイオン注入を行なった後に多結晶シリコン層２のパ
ターニングを行なってもよい。この場合、多結晶シリコ
ン層２のパターニングの後に、マスク材１０をエツチン
グ除去してもよい。
４）における多結晶シリコンＭ２のパタニング、第３図
（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオン注入、
第３図（ｅｌ）〜（Ｃ４）におけるＮ形不純物のイオン
注入は、その順番を任意に入れ替えてもよい。例えば、
第３図（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオン
注入および第３図（ｅｌ）〜（ｅ４）におけるＮ形不純
物のイオン注入を行なった後に多結晶シリコン層２のパ
ターニングを行なってもよい。この場合、多結晶シリコ
ン層２のパターニングの後に、マスク材１０をエツチン
グ除去してもよい。
このように本実施例においては、上記特願昭６２−１４
８０４３号のバイポーラ形薄膜半導体装置と同様にして
、同一マスク材を用いた二重拡散法により極めて狭いベ
ース幅Ｗを有するＰ形ベース領域４ａを形成することが
できるため、電流増幅率ｈＦＥを・大きくすることがで
き、また低濃度のＮ形コレクタ領域５ａを設けているた
め、耐圧を高くすることができる。
８０４３号のバイポーラ形薄膜半導体装置と同様にして
、同一マスク材を用いた二重拡散法により極めて狭いベ
ース幅Ｗを有するＰ形ベース領域４ａを形成することが
できるため、電流増幅率ｈＦＥを・大きくすることがで
き、また低濃度のＮ形コレクタ領域５ａを設けているた
め、耐圧を高くすることができる。
すなわち、
■マスク材１０直下以外では、ベース電極６Ｂと接続さ
れるＰ４形ベース引出し領域４ｂとＮ＋形エミッタ領域
３とが互いに分離され、マスク材１０直下では、Ｎ”形
エミッタ領域３とＰ４形ベース引出し領域４ｂとがＰ形
ベース領域４ａを介しベース幅Ｗよりも短い接触長で互
いに接するため、エミッタ・ベース間にはＰＮ接合によ
る寄生ダイオード（第１３図の符号２９で示したダイオ
ード）が形成されない。従って、すべてのベース電流■
Ｂが１−ランジスタ動作に寄与するようになり、寄生ダ
イオードの形成による電流増幅率ｈＰＥの低下を防ぐこ
とができる。
れるＰ４形ベース引出し領域４ｂとＮ＋形エミッタ領域
３とが互いに分離され、マスク材１０直下では、Ｎ”形
エミッタ領域３とＰ４形ベース引出し領域４ｂとがＰ形
ベース領域４ａを介しベース幅Ｗよりも短い接触長で互
いに接するため、エミッタ・ベース間にはＰＮ接合によ
る寄生ダイオード（第１３図の符号２９で示したダイオ
ード）が形成されない。従って、すべてのベース電流■
Ｂが１−ランジスタ動作に寄与するようになり、寄生ダ
イオードの形成による電流増幅率ｈＰＥの低下を防ぐこ
とができる。
■また、エミッタ・ベース接合が順バイアスされ、コレ
クタ・ベース接合は逆バイアスされるバイポーラトラン
ジスタの動作時において、コレクタ・ベース接合に生じ
る空乏層は、Ｐ形ベース領域４ａよりも低不純物濃度に
形成されている低濃度コレクタ領域５ａ側に拡がる。し
たがって、Ｐ形ベース領域４は前述したように狭幅に形
成されていても、エミッタ・コレクタ間のパンチスルー
が起きにくくなって高耐圧特性が得られる。
クタ・ベース接合は逆バイアスされるバイポーラトラン
ジスタの動作時において、コレクタ・ベース接合に生じ
る空乏層は、Ｐ形ベース領域４ａよりも低不純物濃度に
形成されている低濃度コレクタ領域５ａ側に拡がる。し
たがって、Ｐ形ベース領域４は前述したように狭幅に形
成されていても、エミッタ・コレクタ間のパンチスルー
が起きにくくなって高耐圧特性が得られる。
■さらにまた、エミッタ・ベース間に従来形成されてい
た寄生ダイオードが形成されないので、この寄生ダイオ
ードの接合容量によるエミッタ・ベース間の寄生容量が
なくなり、その結果、１〜ランジスタの動作速度を速く
することができ、遮断周波数ｆＴを高くすることもでき
る。
た寄生ダイオードが形成されないので、この寄生ダイオ
ードの接合容量によるエミッタ・ベース間の寄生容量が
なくなり、その結果、１〜ランジスタの動作速度を速く
することができ、遮断周波数ｆＴを高くすることもでき
る。
さらにまた次のような効果を有する。
以上説明した■〜■の効果は、本出願人が先に特願昭６
３〜１９８１７３号明細書で提案した第４図および第５
図に示す構造のバイポーラトランジスタでも達成できる
。このバイポーラトランジスタと本実施例のバイポーラ
トランジスタとの相異は、本実施例のＰ＋形コレクタ引
出し領域５ｂをＮ′″形コレクタ引出し領域５０ｂとし
ている点である。
３〜１９８１７３号明細書で提案した第４図および第５
図に示す構造のバイポーラトランジスタでも達成できる
。このバイポーラトランジスタと本実施例のバイポーラ
トランジスタとの相異は、本実施例のＰ＋形コレクタ引
出し領域５ｂをＮ′″形コレクタ引出し領域５０ｂとし
ている点である。
しかしながら、この第４図に示す薄膜半導体装置におい
ては、ベース・エミッタ間に流れる電流は細長いベース
領域４ｂを通って流れるため、ベース・エミッタ間抵抗
ＲＥがベース・コレクタ間抵抗Ｒｅより大きく次の問題
がある。
ては、ベース・エミッタ間に流れる電流は細長いベース
領域４ｂを通って流れるため、ベース・エミッタ間抵抗
ＲＥがベース・コレクタ間抵抗Ｒｅより大きく次の問題
がある。
第６図はベース・コレクタ間のＰＮ接合およびベース・
エミッタ間のＰＮ接合をそれｒれダイオードＤｉ、Ｄ２
として見たときの第４図に示すバイポーラトランジスタ
の等価回路を示す。抵、抗ＲＥがＲＣより大きいために
、エミッタ・ベース間電流ＩＥを流すためのベース電圧
ＶＢＥが大きくなる。ベース電圧ＶＢＥがコレクタ電圧
ＶＣＥよりも大きくなるとベース・コレクタ間のＰＮ接
合ダイオードＤ１が順バイアスされ、電流がベースから
コレクタに向かって逆流してしまう。
エミッタ間のＰＮ接合をそれｒれダイオードＤｉ、Ｄ２
として見たときの第４図に示すバイポーラトランジスタ
の等価回路を示す。抵、抗ＲＥがＲＣより大きいために
、エミッタ・ベース間電流ＩＥを流すためのベース電圧
ＶＢＥが大きくなる。ベース電圧ＶＢＥがコレクタ電圧
ＶＣＥよりも大きくなるとベース・コレクタ間のＰＮ接
合ダイオードＤ１が順バイアスされ、電流がベースから
コレクタに向かって逆流してしまう。
そこで本発明では、ベース・コレクタ間に逆流防止用ダ
イオードを設けている。つまり、コレクタ引出し領域５
ｂをＰ″″形とし、第１図および第２図において、コレ
クタ引出し領域５ｂとコレクタ領域５ａとの間にできた
ＰＮ接合がコレクタ側へのベース電流の逆流防止用のダ
イオードとして働くようにした。
イオードを設けている。つまり、コレクタ引出し領域５
ｂをＰ″″形とし、第１図および第２図において、コレ
クタ引出し領域５ｂとコレクタ領域５ａとの間にできた
ＰＮ接合がコレクタ側へのベース電流の逆流防止用のダ
イオードとして働くようにした。
第７図はその等価回路であり、Ｄ３が逆流防止用ダイオ
ードである。Ｎ＋形コレクタ領域５ａとＰ形ベース領域
４ａにおけるコレクタ・ベース間ＰＮ接合が順バイアス
される条件では、逆流防止用ダイオードＤ３が逆バイア
スされるために電流が流れず、コレクタ側へのベース電
流の逆流を防止できる。また、コレクタ・ベース間ＰＮ
接合が逆バイアスされＮＰＮバイポーラ１−ランジスタ
が動作する条件では、ダイオードＤ３が順バイアスされ
るためにコレクタからエミッタに向かって電流が流れる
。
ードである。Ｎ＋形コレクタ領域５ａとＰ形ベース領域
４ａにおけるコレクタ・ベース間ＰＮ接合が順バイアス
される条件では、逆流防止用ダイオードＤ３が逆バイア
スされるために電流が流れず、コレクタ側へのベース電
流の逆流を防止できる。また、コレクタ・ベース間ＰＮ
接合が逆バイアスされＮＰＮバイポーラ１−ランジスタ
が動作する条件では、ダイオードＤ３が順バイアスされ
るためにコレクタからエミッタに向かって電流が流れる
。
さらに、コレクタ引出し領域５ｂをＰ形にしたので、コ
レクタ引出し領域５ｂ、コレクタ領域５ａ、ベース領域
４ａによってＰＮＰバイポーラトランジスタが形成され
、次のような利点もある。
レクタ引出し領域５ｂ、コレクタ領域５ａ、ベース領域
４ａによってＰＮＰバイポーラトランジスタが形成され
、次のような利点もある。
第８図はこのＰＮＰバイポーラトランジスタを含む第１
図に示す半導体装置の等価回路を示す。
図に示す半導体装置の等価回路を示す。
ここで、Ｎ Ｐ Ｎ、バイポーラトランジスタＱ１の電
流増幅率ｈ ＦＥａは、 ｈ ＰＥａ ＝ Ｉ Ｃｏ ／ Ｉ Ｅ。
流増幅率ｈ ＦＥａは、 ｈ ＰＥａ ＝ Ｉ Ｃｏ ／ Ｉ Ｅ。
であり、第４図および第５図に示す既提案のバイポーラ
トランジスタの電流増幅率ｈＦＥと同一である。ＰＮＰ
バイポーラトランジスタＱ２の電流増幅率をｈ ｐＥｔ
とするとき、第８図に等価回路で示す本発明に係る半導
体装置の電流増幅率ｈＦＥは、となり、ＮＰＮバイポー
ラトランジスタ単体の場合の電流増幅率ｈ ＰＥＧより
も大きくなる。
トランジスタの電流増幅率ｈＦＥと同一である。ＰＮＰ
バイポーラトランジスタＱ２の電流増幅率をｈ ｐＥｔ
とするとき、第８図に等価回路で示す本発明に係る半導
体装置の電流増幅率ｈＦＥは、となり、ＮＰＮバイポー
ラトランジスタ単体の場合の電流増幅率ｈ ＰＥＧより
も大きくなる。
第９図および第１０図は他の実施例を示す。
この実施例は、コレクタ領域５ａとコレクタ引出し領域
５ｂとの間にＰＮ接合ダイオ−１〜Ｄ３を形成するのに
代えて、コレクタ領域５ａに連なるコレクタ引出し領域
３５ｂの不純物濃度を濃くせず、さらに、コレクタ電極
６Ｃとして、Ｎ形コレクタ引出し領域３５ｂとの間でシ
ョットキーバリアを形成する金属（例えば、ＡΩ）を用
いることにより、コレクタ側にショク１へキーダイオー
ドＤ４を形成したものである。ショットキーダイオドＤ
４が逆流防止用ＰＮ接合ダイオードＤ３と同一の作用を
有し、上述したと同様にコレクタ側へのベース電流の逆
流が防止される。
５ｂとの間にＰＮ接合ダイオ−１〜Ｄ３を形成するのに
代えて、コレクタ領域５ａに連なるコレクタ引出し領域
３５ｂの不純物濃度を濃くせず、さらに、コレクタ電極
６Ｃとして、Ｎ形コレクタ引出し領域３５ｂとの間でシ
ョットキーバリアを形成する金属（例えば、ＡΩ）を用
いることにより、コレクタ側にショク１へキーダイオー
ドＤ４を形成したものである。ショットキーダイオドＤ
４が逆流防止用ＰＮ接合ダイオードＤ３と同一の作用を
有し、上述したと同様にコレクタ側へのベース電流の逆
流が防止される。
なお以上では、ＮＰＮトランジスタについて説明したが
、ＰＮＰ ｌ−ランジスタにも同様に本発明を適用でき
る。さらに、本発明を逸脱しない限りバイポーラトラン
ジスタの各領域のレイアウトは実施例に限定されない。
、ＰＮＰ ｌ−ランジスタにも同様に本発明を適用でき
る。さらに、本発明を逸脱しない限りバイポーラトラン
ジスタの各領域のレイアウトは実施例に限定されない。
Ｇ０発明の効果
以上の通り本発明によれば、二重拡散法により作製され
極めて狭いベース幅を持つバイポーラ形薄膜半導体装置
において、二重拡散に供するマスク直下のベース領域に
は、ベース電極と接続されるベース引出し領域およびエ
ミッタ領域が、ベース領域に対してそのベース幅方向で
ラップするように、あるいはマスク直下でラップせずに
マスクの境界面でベース領域とそれぞれ接続するように
し、マスク直下以外では、ベース引出し領域とエミッタ
領域を互いに分離したので、エミッタ・ベース間に寄生
ダイオードが形成されず、電流増幅率ｈＦＥの低下が防
止され、かつ寄生容量の発生を回避して遮断周波数ｆＴ
が向上する。
極めて狭いベース幅を持つバイポーラ形薄膜半導体装置
において、二重拡散に供するマスク直下のベース領域に
は、ベース電極と接続されるベース引出し領域およびエ
ミッタ領域が、ベース領域に対してそのベース幅方向で
ラップするように、あるいはマスク直下でラップせずに
マスクの境界面でベース領域とそれぞれ接続するように
し、マスク直下以外では、ベース引出し領域とエミッタ
領域を互いに分離したので、エミッタ・ベース間に寄生
ダイオードが形成されず、電流増幅率ｈＦＥの低下が防
止され、かつ寄生容量の発生を回避して遮断周波数ｆＴ
が向上する。
加えて、コレクタ領域側にベースからコレクタ側への電
流の逆流を防止するダイオードを形成したので、ベース
電流がコレクタ電圧よりも大きくなってもベースからコ
レクタへの電流の逆流が防止される。
流の逆流を防止するダイオードを形成したので、ベース
電流がコレクタ電圧よりも大きくなってもベースからコ
レクタへの電流の逆流が防止される。
第１図は本発明の一実施例によるバイポーラ形薄膜半導
体装置を示す平面図、第２図（ａ）〜（ｄ）はそれぞれ
第１図のａ−ａ、ｂ−ｂ、ｃｃ、ｄ−ｄ線に沿う断面図
、第３図は本発明の一実施例によるバイポーラ形薄膜半
導体装置の製造方法を示すそれぞれ工程図、第４図は本
出願人が特願昭６３−１９８１７３号明細書で提案した
バイポーラ形薄膜半導体装置を示す平面図、第５図は第
４図の■−Ｖ線断面図、第６図はそのパイポラ形薄膜半
導体装置を示す等価回路図、第７図は逆流防止用ＰＮ接
合ダイオードを示す第１図のバイポーラトランジスタの
等価回路図、第８図はＰＮＰバイポーラトランジスタを
示す第１図の半導体装置の等価回路図、第９図は他の実
施例示す半導体装置の平面図、第１０図はそのＸ−Ｘ線
断面図である。 第１１図は本出願人が特願昭６２−１４８０４３３号明
細書で提案したバイポーラ形薄膜半導体装置を示す平面
図、第１２図は第１１図のＸＩＩＸＩＩ線断面図、第１
３図はそのバイポーラ形薄膜半導体装置を示す等価回路
図である。 １：絶縁性基板 ２：多結晶シリコン層３：Ｎ＋形
エミッタ領域 ４ａ：Ｐ形ベース領域 ４ ｂ ： Ｐ形ベース引出し領域 ５ａ ：Ｎ形コレクタ領域 ５ｂ：Ｐ＋形コレクタク１出し領域 ６Ｅ：エミッタ電極 ６Ｂ＝ベース電極６Ｃ：コレクタ
電極 ７：層間絶縁膜１０：マスク材 ３５ｂ：Ｎ’形コレクタ引出し領域 Ｄ３：逆流助止用ＰＮ接合ダイオード Ｄ４：逆流防止用ショットキーダイオード特許出願人
日産自動車株式会社 代理人弁理士 永 井 冬 紀 （’Ｊ 第６図 第７図 第８図
体装置を示す平面図、第２図（ａ）〜（ｄ）はそれぞれ
第１図のａ−ａ、ｂ−ｂ、ｃｃ、ｄ−ｄ線に沿う断面図
、第３図は本発明の一実施例によるバイポーラ形薄膜半
導体装置の製造方法を示すそれぞれ工程図、第４図は本
出願人が特願昭６３−１９８１７３号明細書で提案した
バイポーラ形薄膜半導体装置を示す平面図、第５図は第
４図の■−Ｖ線断面図、第６図はそのパイポラ形薄膜半
導体装置を示す等価回路図、第７図は逆流防止用ＰＮ接
合ダイオードを示す第１図のバイポーラトランジスタの
等価回路図、第８図はＰＮＰバイポーラトランジスタを
示す第１図の半導体装置の等価回路図、第９図は他の実
施例示す半導体装置の平面図、第１０図はそのＸ−Ｘ線
断面図である。 第１１図は本出願人が特願昭６２−１４８０４３３号明
細書で提案したバイポーラ形薄膜半導体装置を示す平面
図、第１２図は第１１図のＸＩＩＸＩＩ線断面図、第１
３図はそのバイポーラ形薄膜半導体装置を示す等価回路
図である。 １：絶縁性基板 ２：多結晶シリコン層３：Ｎ＋形
エミッタ領域 ４ａ：Ｐ形ベース領域 ４ ｂ ： Ｐ形ベース引出し領域 ５ａ ：Ｎ形コレクタ領域 ５ｂ：Ｐ＋形コレクタク１出し領域 ６Ｅ：エミッタ電極 ６Ｂ＝ベース電極６Ｃ：コレクタ
電極 ７：層間絶縁膜１０：マスク材 ３５ｂ：Ｎ’形コレクタ引出し領域 Ｄ３：逆流助止用ＰＮ接合ダイオード Ｄ４：逆流防止用ショットキーダイオード特許出願人
日産自動車株式会社 代理人弁理士 永 井 冬 紀 （’Ｊ 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 絶縁性基板上に積層された半導体薄膜に形成された第
１導電形のコレクタ領域と、 前記半導体薄膜に形成された第１導電形のエミッタ領域
と、 前記コレクタ領域と前記エミッタ領域とに挟まれた所定
のベース幅を有する第２導電形のベース領域と、 前記ベース領域に接続する第２導電形のベース引出し領
域とを具備し、前記半導体薄膜上に所定形状のマスク材
を設け、該マスク材を用いて前記ベース領域を形成する
第２導電形不純物と前記エミッタ領域を形成する第１導
電形不純物とを二重拡散し、該第１および第２導電形不
純物の横方向拡散長の差によって前記ベース幅が規定さ
れるバイポーラ形薄膜半導体装置において、 前記マスク直下の前記ベース領域に、前記エミツタ領域
および前記ベース引出し領域がそれぞれ接続されるとと
もに、前記マスク直下以外では、前記エミッタ領域と前
記ベース引出し領域とが互いに分離され、かつベース・
コレクタ間の順バイアス時に逆バイアスされベースから
コレクタへの電流の流れを阻止するダイオードが前記コ
レクタ領域側に形成されていることを特徴とするバイポ
ーラ形薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31577988A JP2504547B2 (ja) | 1988-12-13 | 1988-12-13 | バイポ―ラ形薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31577988A JP2504547B2 (ja) | 1988-12-13 | 1988-12-13 | バイポ―ラ形薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159727A true JPH02159727A (ja) | 1990-06-19 |
| JP2504547B2 JP2504547B2 (ja) | 1996-06-05 |
Family
ID=18069450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31577988A Expired - Fee Related JP2504547B2 (ja) | 1988-12-13 | 1988-12-13 | バイポ―ラ形薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504547B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619612A2 (en) * | 1993-04-08 | 1994-10-12 | Koninklijke Philips Electronics N.V. | Semiconductor device with a bipolar transistor formed in a layer of semiconductor material provided on an insulating substrate |
| US5629554A (en) * | 1993-04-08 | 1997-05-13 | U.S. Philips Corporation | Semiconductor device with a bipolar transistor formed in a layer of semiconductor material provided on an insulating substrate |
| US6077753A (en) * | 1997-07-04 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method for manufacturing vertical bipolar transistor having a field shield between an interconnecting layer and the field oxide |
-
1988
- 1988-12-13 JP JP31577988A patent/JP2504547B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2504547B2 (ja) | 1996-06-05 |
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