JPH08250734A - ラッチ防止絶縁ゲート半導体装置およびその製造方法 - Google Patents
ラッチ防止絶縁ゲート半導体装置およびその製造方法Info
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Abstract
を防止する。 【解決手段】 絶縁ゲート半導体装置10が少なくとも
1スクエアのシート抵抗を有する少なくとも1つのバラ
スト抵抗40を設けることによって製作される。該バラ
スト抵抗40は装置10が製作される半導体本体の頭部
面におけるベース領域26の2つの隣接部分の間におけ
るエミッタ領域17内に形成される。該バラスト抵抗4
0は過負荷状態における装置10のラッチ耐性を改善す
る。
Description
縁ゲート半導体装置に関し、かつより特定的には、ラッ
チを防止した(latch resistant)絶縁
ゲート半導体装置に関する。
GBT)のような、絶縁ゲート半導体装置は少なくとも
10マイクロセカンドの間過負荷電流条件(SCSO
A)に耐えることが要求される。典型的な過負荷電流は
装置の定格電流の10倍でありかつIGBTをラッチア
ップさせるのに充分なものである。過剰なホール電流に
よりベース−エミッタ接合が順方向バイアスされたため
IGBTに固有の寄生NPNがターンオンした場合にラ
ッチアップが生じる。
最小にするため努力が行なわれてきた。これは寄生NP
Nトランジスタのベースおよびエミッタのドーピングプ
ロフィールを調整することによって達成されてきた。こ
の調整は典型的には定格電流でラッチアップが発生する
のを防止するが、典型的な過負荷電流でラッチアップが
発生するのを防止するには充分ではない。
タのベース−エミッタを逆バイアスする傾向にあるバラ
スト電圧を提供することによってラッチアップを防止す
る他の試みが行なわれてきた。この方法は効果的ではあ
るが、ラッチアップを防止する能力をさらに改善するこ
とが望まれる。また、要求される仕様から他の電気的特
性とくにオン電圧(Von)の外れを招くことなくラッ
チアップを防止する能力を改善することが望ましい。
能なVonを有する改善された絶縁ゲート半導体装置を
提供することが望まれる。
め、本発明に係わる絶縁ゲート半導体装置(10)は、
第1の導電型の、頭部面(15)を有する半導体本体部
(14)、前記半導体本体部(14)の一部内に前記頭
部面(15)へと伸びる第2の導電型の第1のドープ領
域(16)、前記第1のドープ領域(16)の一部内に
配置されかつ前記頭部面(15)へと伸びる第1の導電
型の第2のドープ領域(17)、そして前記第1のドー
プ領域(16)と前記第2のドープ領域(17)の間の
前記第2のドープ領域(17)に形成されたバラスト抵
抗(40,42,44または46)であって、該バラス
ト抵抗(40,42,44または46)は少なくとも1
スクエアのシート抵抗を有するもの、を具備することを
特徴とする。
記頭部面(15)の上に形成された絶縁層(21)を具
備し、該絶縁層(21)は前記第2のドープ領域(1
7)の一部および前記第1のドープ領域(16)の一部
を露出する開口を有し、かつ前記開口は前記半導体本体
部(14)の頭部面(15)における前記第1のドープ
領域(16)の一部および前記第2のドープ領域(1
7)の一部を露出する第1の部分、および前記半導体本
体部(14)の前記頭部面(15)における前記第1の
ドープ領域(16)の一部を露出する第2の部分からな
り、該第2の部分は実質的に前記第1の部分に垂直であ
るよう構成することもできる。
44または46)は少なくとも30オームの値を有する
と好都合である。
(10)を製造する方法が提供され、該方法は、頭部面
(15)を有する、第1の導電型の半導体本体部(1
4)を提供する段階、前記半導体本体部(14)の一部
の中に前記頭部面(15)へと伸びる第2の導電型の第
1のドープ領域(16)を形成する段階、前記第1のド
ープ領域(16)内に配置されかつ前記頭部面(15)
に伸びる第1の導電型の第2のドープ領域(17)を形
成する段階であって、前記第1のドープ領域(16)の
少なくとも2つの隣接部分は前記頭部面(15)におけ
る第2のドープ領域(17)によって囲まれており、か
つバラスト抵抗(40,42,44または46)が前記
第2のドープ領域(17)の少なくとも2つの隣接部分
の間の前記第2のドープ領域(17)に形成され、該バ
ラスト抵抗(40,42,44または46)は少なくと
も1スクエアに等しいもの、そして前記半導体本体部
(14)の前記頭部面(15)の上に形成される絶縁層
(21)を形成する段階であって、該絶縁層(21)は
前記半導体本体部(14)の前記頭部面(15)におけ
る前記第1のドープ領域(16)の一部および前記第2
のドープ領域(17)の一部を露出する開口を有するも
の、を具備することを特徴とする。
は前記頭部面(15)における前記第2のドープ領域
(17)によって囲まれた“U”字構造を有するものと
することができる。
ト半導体装置10の一部の拡大された断面図を示す。図
1は図2〜図5に示される実施例のこれらの図2〜図5
の各々に示された1−1線に沿った断面図を示してい
る。
特に、縦型IGBTが示されている。他の装置も本発明
から利益を受けることができる。絶縁ゲート半導体装置
10は第1の導電型の半導体基板11から構成される。
この特定の実施形態では、基板11はp型半導体材料か
ら構成される。バッファ層13が基板11の上に配置さ
れている。バッファ層13は第2の導電型のものであり
かつこの実施形態ではn型半導体材料から構成される。
典型的にはドリフト領域と称される、半導体層14がバ
ッファ層13の上に配置されている。半導体層14は第
2の導電型のものでありかつバッファ層13よりもより
低くドーピングされている。半導体基板11、バッファ
層13、および半導体層14はすべて半導体本体(se
miconductor body)を構成する。ドー
プ領域またはベース領域16が半導体層14の一部に形
成されており、頭部面から半導体層14の一部へと伸び
ている。縦型装置では、ベース領域16はお互いに横方
向に間隔を空けて配置されている。ベース領域16は第
1の導電型のものでありかつ好ましくはイオン注入によ
り形成される。複数のベース領域16を半導体層14に
形成することができ、説明の便宜上それらの内の2つの
みが示されていることに注意を要する。また、ベース領
域16はベース領域16の部分の間で頭部面15へと伸
びた半導体層14の部分を有する単一の領域とすること
もできる。
体層14の頭部面から伸びてベース領域16の一部に形
成されている。エミッタ領域17は第2の導電型のもの
である。チャネル領域18はエミッタ領域17とベース
領域16の周辺部との間に形成される。頭部面15にお
けるベース領域部分26および内部ゲート22は特定の
形状を有する。頭部面15におけるエミッタ領域17お
よび頭部面15におけるベース領域部分26の種々の形
状構造は図2〜図5においてさらに明らかになるであろ
う。
の間のゲート酸化膜として作用する。絶縁層21はまた
ゲート22を金属層から構成されるエミッタ電極から絶
縁する働きを成す。単純化のために、絶縁層21は単一
の層として示されているが、当業者はゲート酸化物層は
ゲート22の上の絶縁層の前に形成されかつ種々の異な
るプロセスを使用して形成できることを認識するであろ
う。開口32に配置されたエミッタ電極23は、典型的
にはプレオーミック開口と称されるが、エミッタ領域1
7およびベース領域16への電気的コンタクトを形成
し、またはエミッタ領域17をベース領域16に短絡さ
せる。メタリゼイション層24が基板11の底部面上に
形成されかつ該底部面への電気的コンタクトを形成し、
かつコレクタメタリゼイションとして作用する。開口3
2の種々の構造は図2〜図5に示されている。
図を示す。この実施形態では細胞状またはセル状構造が
示されており、すなわち、ゲート22がドーナツ形状を
有する。本発明の絶縁ゲート半導体装置10は複数個の
図2に示される構造から形成できる。ゲート22は中央
開口を有し、該中央開口内には半導体装置10の能動領
域(active area)が形成される。この実施
形態では、ゲート22内のベース領域26は頭部面15
におけるエミッタ領域17で囲まれた2つの隣接する領
域または部分から構成される。バラスト抵抗40がベー
ス領域26の2つの隣接部分の間のエミッタ領域17内
に形成される。本発明では、該バラスト抵抗は過負荷電
流状態でラッチアップを防止するのに必要なバラスティ
ング(ballasting)を提供するために少なく
とも1スクエア(square)のシート抵抗を持たな
ければならない。典型的なドーピングプロフィールを使
用すると、バラスト抵抗41は過負荷電流状態で必要な
ラッチ抵抗を提供するために少なくとも30オームであ
る。30オームより小さな抵抗はモータ制御の用途のた
めに必要なラッチアップ保護を提供しない。好ましい実
施形態では、バラスト抵抗40は受け入れ可能なVon
を提供するため400オームより小さくされる。
は、バラスト抵抗は非常に小さいことに注意を要する。
この特許の図8はベース領域62bの間のバラスト抵抗
が無視できるほどであることを示している。バラスト抵
抗は米国特許第4,860,072号では2分の1スク
エアより小さいものと考えられる。このように小さな抵
抗は過負荷電流状態でラッチアップを防止するのに充分
な抵抗をするものではない。
0においては、バラスト抵抗40の長さはゲート22の
内側寸法から典型的には最小の特徴構造寸法(feat
ure size)であるエミッタコンタクト領域32
を減算したものの半分である。バラスト抵抗40はセル
の中央領域から発出している。図2においては、エミッ
タコンタクト領域32は“H”構造を形成し、これによ
ってエミッタ領域17およびベース領域26が、“H”
構造の中央で、互いに短絡される。開口32の“H”構
造の縦方向部分は高いクランプのない(unclamp
ed)誘導スイッチング(UIS)能力を持つことが望
まれる用途において必要である。UIS能力はエミッタ
領域17に隣接するベース領域16の電気的コンタクト
によりエミッタ領域17の電位に関してベース領域16
の電位が最小化されるため改善される。
この実施形態では、ストライプ形状、すなわち、ゲート
22が縞状構造を有するもの、が使用される。本発明の
絶縁ゲート半導体装置10は図3に示される構造を複数
個備えて構成することができる。ゲート22のストライ
プ構造の内側には、絶縁ゲート半導体装置10の能動領
域が形成される。図1と同じまたは同様の要素を示すた
めに同じ参照数字が使用されている。この構成では、ベ
ース領域26は“U”構造を形成し、該“U”構造のフ
ィンガの間にかつ該“U”を囲んで配置されたエミッタ
領域17を有している。ベース領域26の間には、バラ
スト抵抗42が形成されている。この実施形態では、1
個のバラスト抵抗42のみが形成されているが、これは
図2に示された第1の実施形態よりも長くすることは容
易に可能であり、それによってより高いバラスト抵抗値
を提供できる。バラスト抵抗42は両方のバラスト抵抗
40について示された値を持たなければならない。
構造のベースまたは底部に形成され、これによってエミ
ッタ領域17およびベース領域26が短絡されるよう構
成される。この実施形態では、高いUIS能力を達成す
る必要がないからベース領域26の大きな部分をエミッ
タ電極23と接触させる必要はない。もし図3に示され
る実施形態がより高いUIS能力を持つ必要がある場合
は、エミッタコンタクト開口32をベース領域26のフ
ィンガの一部に開くことができる。図3に示された実施
形態もまた絶縁ゲート半導体装置10の中央位置から伸
びるバラスト抵抗42を持つことができることに注目す
べきである。この“U”セル構造はまたバラスト抵抗値
およびBVCESに対する改善されたパッキング密度の
ためにストライプ状形状を使用する利点を与える。セル
状形状の球状の接合の代わりに、ストライプは円筒状の
P−N接合を持つために改善されたBVCESが実現で
きる。
図を示す。この実施形態はセル状構造を有する。本発明
の絶縁ゲート半導体装置10は図4に示される構造を複
数個使用して構成される。ゲート22のセル状構造の内
側に、絶縁ゲート半導体装置10の能動領域が形成され
る。図1に示されるものと同じ要素を示すために同じ参
照数字が使用されている。この構成では、エミッタコン
タクト開口32は“K”構造を形成している。この実施
形態では、ベース領域26は頭部面15における3つの
別個の部分から構成される。エミッタ領域17は頭部面
15におけるベース領域26の該部分を囲んでいる。ベ
ース領域26の間には、バラスト抵抗44がエミッタ領
域17内に形成されている。この実施形態では、3つの
バラスト抵抗44が形成され、該バラスト抵抗44は絶
縁ゲート半導体装置10の中央位置から出ている。バラ
スト抵抗44は図2のバラスト抵抗40の双方について
示された合計値を持たなければならない。
を示す。この実施形態もまたセル状構造を有している。
ゲート22のセル状構造の内側には、絶縁ゲート半導体
装置10の能動領域が形成されている。本発明の絶縁ゲ
ート半導体装置10は図5に示される構造を複数個使用
して構成できる。図1に示されたものと同じ要素を示す
のに同じ参照番号が使用されている。この構成では、エ
ミッタコンタクト開口32は“X”構造を形成する。こ
の実施形態では、ベース領域26は頭部面15における
4つの別個の部分から構成される。エミッタ領域17は
頭部面15におけるベース領域26の部分を囲んでい
る。ベース領域26の間には、エミッタ領域17内にバ
ラスト抵抗46が形成されている。この実施形態では、
4つのバラスト抵抗46が形成され、これらは絶縁ゲー
ト半導体装置10の中央位置から出ている。バラスト抵
抗46は図2のバラスト抵抗40の両方に対して示され
たのと同じ合計値を持たなければならない。
バラスト抵抗領域40,42,44および46はセルま
たはストライプの中央部分から発出し、NPN寄生トラ
ンジスタのベースからエミッタへのより一様な電圧(V
BE)バラストを提供する。典型的には、この発明にお
けるバラスト抵抗の60%〜80%はエミッタ領域17
の領域40,42,44および46にある。この結果、
セルの周辺に沿ってより一様な電流が流れ、これはラッ
チアップおよびVonを改善する。
2,44および46のシート抵抗および長さ/幅のレイ
アウト比によって決定される。領域40,42,44お
よび46のシート抵抗はすべてのエミッタ領域17と同
じとすることができ、あるいは該抵抗領域に対して別個
の注入を使用することができる。この別個の注入は典型
的にはより高いシート抵抗のものとなり、より小さなl
/w比およびより低いVonに対してより高いパッキン
グ密度を可能にする。2重注入エミッタプロセスは所望
の領域における注入を阻止するために標準的なフォトレ
ジストを使用して容易に達成できる。
は寄生NPNトランジスタのエミッタにバラスト抵抗を
加えることによりラッチアップを防止する。前記セル状
の実施形態はUIS能力を改善し、一方前記ストライプ
状の実施形態はパッキング密度を改善する。バラスト抵
抗はVCE(on)およびSCSOAのトレードオフの
最適化のために注入またはレイアウトにより変えること
ができる。
示す頭部面図である。
示す頭部面図である。
示す頭部面図である。
示す頭部面図である。
Claims (5)
- 【請求項1】 絶縁ゲート半導体装置(10)であっ
て、 第1の導電型の、頭部面(15)を有する半導体本体部
(14)、 前記半導体本体部(14)の一部内に前記頭部面(1
5)へと伸びる第2の導電型の第1のドープ領域(1
6)、 前記第1のドープ領域(16)の一部内に配置されかつ
前記頭部面(15)へと伸びる第1の導電型の第2のド
ープ領域(17)、そして前記第1のドープ領域(1
6)と前記第2のドープ領域(17)の間の前記第2の
ドープ領域(17)に形成されたバラスト抵抗(40,
42,44または46)であって、該バラスト抵抗(4
0,42,44または46)は少なくとも1スクエアの
シート抵抗を有するもの、 を具備することを特徴とする絶縁ゲート半導体装置(1
0)。 - 【請求項2】 さらに、前記半導体本体部(14)の前
記頭部面(15)の上に形成された絶縁層(21)を具
備し、該絶縁層(21)は前記第2のドープ領域(1
7)の一部および前記第1のドープ領域(16)の一部
を露出する開口を有し、かつ前記開口は前記半導体本体
部(14)の頭部面(15)における前記第1のドープ
領域(16)の一部および前記第2のドープ領域(1
7)の一部を露出する第1の部分、および前記半導体本
体部(14)の前記頭部面(15)における前記第1の
ドープ領域(16)の一部を露出する第2の部分からな
り、該第2の部分は実質的に前記第1の部分に垂直であ
ることを特徴とする請求項1に記載の絶縁ゲート半導体
装置(10)。 - 【請求項3】 さらに前記バラスト抵抗(40,42,
44または46)は少なくとも30オームの値を有する
ことを特徴とする請求項1に記載の絶縁ゲート半導体装
置(10)。 - 【請求項4】 絶縁ゲート半導体装置(10)を製造す
る方法であって、 頭部面(15)を有する、第1の導電型の半導体本体部
(14)を提供する段階、 前記半導体本体部(14)の一部の中に前記頭部面(1
5)へと伸びる第2の導電型の第1のドープ領域(1
6)を形成する段階、 前記第1のドープ領域(16)内に配置されかつ前記頭
部面(15)に伸びる第1の導電型の第2のドープ領域
(17)を形成する段階であって、前記第1のドープ領
域(16)の少なくとも2つの隣接部分は前記頭部面
(15)における第2のドープ領域(17)によって囲
まれており、かつバラスト抵抗(40,42,44また
は46)が前記第2のドープ領域(17)の少なくとも
2つの隣接部分の間の前記第2のドープ領域(17)に
形成され、該バラスト抵抗(40,42,44または4
6)は少なくとも1スクエアに等しいもの、そして前記
半導体本体部(14)の前記頭部面(15)の上に形成
される絶縁層(21)を形成する段階であって、該絶縁
層(21)は前記半導体本体部(14)の前記頭部面
(15)における前記第1のドープ領域(16)の一部
および前記第2のドープ領域(17)の一部を露出する
開口を有するもの、 を具備することを特徴とする絶縁ゲート半導体装置(1
0)を製造する方法。 - 【請求項5】 前記第1のドープ領域(16)は前記頭
部面(15)における前記第2のドープ領域(17)に
よって囲まれた“U”字構造を有することを特徴とする
請求項4に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US08/398,265 | 1995-03-03 | ||
US08/398,265 US5654562A (en) | 1995-03-03 | 1995-03-03 | Latch resistant insulated gate semiconductor device |
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JPH08250734A true JPH08250734A (ja) | 1996-09-27 |
JP4471405B2 JP4471405B2 (ja) | 2010-06-02 |
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JP07096896A Expired - Lifetime JP4471405B2 (ja) | 1995-03-03 | 1996-03-01 | ラッチアップ防止能力を強化するバラスト抵抗構造を備えた絶縁ゲート半導体装置 |
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