JPH0715011A - 自動調心陰極パターンを有する絶縁ゲートバイポーラトランジスタ及びその製造方法 - Google Patents
自動調心陰極パターンを有する絶縁ゲートバイポーラトランジスタ及びその製造方法Info
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- JPH0715011A JPH0715011A JP6068667A JP6866794A JPH0715011A JP H0715011 A JPH0715011 A JP H0715011A JP 6068667 A JP6068667 A JP 6068667A JP 6866794 A JP6866794 A JP 6866794A JP H0715011 A JPH0715011 A JP H0715011A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0692—Surface layout
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
(57)【要約】
【目的】 完全にセルフアライニング（自動調心）であ
るべく作り出されうるパターンによって均一ターンオフ
電流分布が得られる新たなバイポーラ型ＭＯＳＦＥＴ
（ＩＧＢＴ）を提供する。 【構成】 バイポーラ型ＭＯＳ ＦＥＴ（ＩＧＢＴ）
は、自動調心方法によって作り出されうるコレクタ
（７）及びソース領域（８）を特定する。これは、均一
ターンオフ電流分布によって特徴付けられるＩＧＢＴを
提供する。この目的のために、ソース領域（８）の幅Ｗ
は、ホールズが取り囲んでいるコレクタ領域に横方向に
流入できるように小さくあるべく選択される。この関係
において、ソース領域及びコレクタ領域のＰＮ接合にわ
たる電圧降下が固有順電圧以下に常時とどまることを確
実にしなければならない。その結果、本発明によるＩＧ
ＢＴは、ラッチアップに対して特に不感応である。
るべく作り出されうるパターンによって均一ターンオフ
電流分布が得られる新たなバイポーラ型ＭＯＳＦＥＴ
（ＩＧＢＴ）を提供する。 【構成】 バイポーラ型ＭＯＳ ＦＥＴ（ＩＧＢＴ）
は、自動調心方法によって作り出されうるコレクタ
（７）及びソース領域（８）を特定する。これは、均一
ターンオフ電流分布によって特徴付けられるＩＧＢＴを
提供する。この目的のために、ソース領域（８）の幅Ｗ
は、ホールズが取り囲んでいるコレクタ領域に横方向に
流入できるように小さくあるべく選択される。この関係
において、ソース領域及びコレクタ領域のＰＮ接合にわ
たる電圧降下が固有順電圧以下に常時とどまることを確
実にしなければならない。その結果、本発明によるＩＧ
ＢＴは、ラッチアップに対して特に不感応である。
Description
【０００１】
【産業上の利用分野】本発明は、パワーエレクトロニク
スの分野に関する。特に、本発明は、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）に関し、更に本発明は、
ＩＧＢＴの製造方法に関する。
スの分野に関する。特に、本発明は、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）に関し、更に本発明は、
ＩＧＢＴの製造方法に関する。
【０００２】
【従来の技術】従来の絶縁ゲートバイポーラトランジス
タ（ＩＧＢＴ）としては、ヨーロッパ特許出願ＥＰＡ２
０ ４０５ １３８号に記載されているようなものが既
に知られている。上記ＩＧＢＴは、一つが陰極に割り当
てられ、他の一つが陽極に割り当てられた、二つの主区
域（main areas）間に、多数の異なってドーピングされ
た半導体層からなる。ｎ型にドーピングされた半導体基
板から開始して、ｎ＋型バリヤ層及びｐ型エミッタが陽
極の方向に続く。ｐ型エミッタは、陽極を形成する陽極
メタリゼーションによって被覆される。半導体基板から
陰極に向かって、好ましくはストリップ形状に設計され
たｐ型コレクタ領域が第１の主区域中に拡散される。加
えて、アイランズ（islands ）として構成され、ゲート
電極の下部にコレクタ領域の一部を構成するチャネル領
域からコレクタストリップの中心のちょうど前まで達す
る多数のソース領域は、それぞれの場合に、これらコレ
クタ領域内に挿入される。一つのコレクタストリップに
おける、二つのソース領域は、コレクタストリップエッ
ジの両側面から一つおきに反対に互いに配置されており
一つのチャネル領域のみがコレクタストリップを横断す
るセクションに作り出される。各場合においてコレクタ
ストリップの一つの側面のソース領域は、距離Ｄを示
す。
タ（ＩＧＢＴ）としては、ヨーロッパ特許出願ＥＰＡ２
０ ４０５ １３８号に記載されているようなものが既
に知られている。上記ＩＧＢＴは、一つが陰極に割り当
てられ、他の一つが陽極に割り当てられた、二つの主区
域（main areas）間に、多数の異なってドーピングされ
た半導体層からなる。ｎ型にドーピングされた半導体基
板から開始して、ｎ＋型バリヤ層及びｐ型エミッタが陽
極の方向に続く。ｐ型エミッタは、陽極を形成する陽極
メタリゼーションによって被覆される。半導体基板から
陰極に向かって、好ましくはストリップ形状に設計され
たｐ型コレクタ領域が第１の主区域中に拡散される。加
えて、アイランズ（islands ）として構成され、ゲート
電極の下部にコレクタ領域の一部を構成するチャネル領
域からコレクタストリップの中心のちょうど前まで達す
る多数のソース領域は、それぞれの場合に、これらコレ
クタ領域内に挿入される。一つのコレクタストリップに
おける、二つのソース領域は、コレクタストリップエッ
ジの両側面から一つおきに反対に互いに配置されており
一つのチャネル領域のみがコレクタストリップを横断す
るセクションに作り出される。各場合においてコレクタ
ストリップの一つの側面のソース領域は、距離Ｄを示
す。
【０００３】ＩＧＢＴ及びラッチアップに対する高不感
応度及び高短絡強度を示すＩＧＢＴを作り出す方法を特
定することが上記特許出願の目的である。これは、二つ
のソース領域間の距離Ｄがチャネル領域の幅の二倍以上
であるべく選択されるという事実によって本質的に達成
される。
応度及び高短絡強度を示すＩＧＢＴを作り出す方法を特
定することが上記特許出願の目的である。これは、二つ
のソース領域間の距離Ｄがチャネル領域の幅の二倍以上
であるべく選択されるという事実によって本質的に達成
される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、ＩＧＢＴに関してソースアイランズ
は、ある一定の深さまでコレクタ領域の中に伸長するだ
けであるという問題がある。もしソース領域を作り出す
ためのマスクが、多少位置ずれしたならば、コレクタ領
域の一方の側面上により長く伸長しかつ他の側面上のコ
レクタ領域中に充分に伸長しないソース領域が得られ
る。その代わり、チャネル領域は、この側面上で狭くな
る。従って、陽極からソース領域の下部の陰極に流れる
ホールズ（正孔）は、異なる抵抗に晒される。同様に、
ラッチアップ抵抗もまたソースアイランズの位置ずれで
変動する。この結果として、不均一なターンオフ電流分
布が得られる。しかしながら、不均一なターンオフ電流
分布の場合、構成部分の性能は、全パワー構成部分の最
も弱い点によって決定される。従って、構成部分は、最
も弱い点が取り扱うことを期待しうるパワーでのみ負荷
されうる。最終解析において、ソースアイランズの位置
ずれの結果として、縮小された効率を有する構成要素が
得られる。本発明の一つの目的は、完全にセルフアライ
ニング（自動調心）であるべく作り出されうるパターン
によって均一なターンオフ電流分布が得られる新たな絶
縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を提供す
ることである。
た従来の技術では、ＩＧＢＴに関してソースアイランズ
は、ある一定の深さまでコレクタ領域の中に伸長するだ
けであるという問題がある。もしソース領域を作り出す
ためのマスクが、多少位置ずれしたならば、コレクタ領
域の一方の側面上により長く伸長しかつ他の側面上のコ
レクタ領域中に充分に伸長しないソース領域が得られ
る。その代わり、チャネル領域は、この側面上で狭くな
る。従って、陽極からソース領域の下部の陰極に流れる
ホールズ（正孔）は、異なる抵抗に晒される。同様に、
ラッチアップ抵抗もまたソースアイランズの位置ずれで
変動する。この結果として、不均一なターンオフ電流分
布が得られる。しかしながら、不均一なターンオフ電流
分布の場合、構成部分の性能は、全パワー構成部分の最
も弱い点によって決定される。従って、構成部分は、最
も弱い点が取り扱うことを期待しうるパワーでのみ負荷
されうる。最終解析において、ソースアイランズの位置
ずれの結果として、縮小された効率を有する構成要素が
得られる。本発明の一つの目的は、完全にセルフアライ
ニング（自動調心）であるべく作り出されうるパターン
によって均一なターンオフ電流分布が得られる新たな絶
縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を提供す
ることである。
【０００５】本発明の更なる目的は、そのような自動調
心パターンのための製造方法を特定することで構成され
る。
心パターンのための製造方法を特定することで構成され
る。
【０００６】
【課題を解決するための手段】本発明の上述した目的
は、第１及び第２の主区域と境をなす第１の導電型の半
導体基板と、第１の主区域に割り当てられる陰極、及び
第２の主区域を覆っているメタリゼーションによって形
成される陰極と、陽極側主区域から半導体基板に挿入さ
れる第２の導電型のエミッタ層と、半導体基板が二つの
隣接コレクタ領域間の陰極側主区域に浸透しており、陰
極側主区域から半導体基板に挿入される第２の導電型の
複数のコレクタ領域と、陰極側主区域上に絶縁して配置
され、かつ、コレクタ領域から表面に浸透している半導
体基板にわたり隣接コレクタ領域へ伸長する導電性層に
よって形成されるゲート電極と、コレクタ領域中に挿入
され、かつ長さＬ及びそれに対し直角で隣接コレクタ領
域の方向の幅Ｗを示す第１の導電型の多数のソース領域
とを備え、ソース領域幅Ｗは、陽極からソース領域の下
部の陰極へ流れるホールズが、周囲のコレクタ領域に横
方向に流れ込み、そしてホールフローによって順方向に
極性され、ソース領域及び隣接コレクタ領域によって形
成されるＰＮ接合にわたる電圧降下が常時ＰＮ接合の組
み込み順電圧以下にとどまるように小さくあるべく選択
される絶縁ゲートバイポーラトランジスタによって達成
される。
は、第１及び第２の主区域と境をなす第１の導電型の半
導体基板と、第１の主区域に割り当てられる陰極、及び
第２の主区域を覆っているメタリゼーションによって形
成される陰極と、陽極側主区域から半導体基板に挿入さ
れる第２の導電型のエミッタ層と、半導体基板が二つの
隣接コレクタ領域間の陰極側主区域に浸透しており、陰
極側主区域から半導体基板に挿入される第２の導電型の
複数のコレクタ領域と、陰極側主区域上に絶縁して配置
され、かつ、コレクタ領域から表面に浸透している半導
体基板にわたり隣接コレクタ領域へ伸長する導電性層に
よって形成されるゲート電極と、コレクタ領域中に挿入
され、かつ長さＬ及びそれに対し直角で隣接コレクタ領
域の方向の幅Ｗを示す第１の導電型の多数のソース領域
とを備え、ソース領域幅Ｗは、陽極からソース領域の下
部の陰極へ流れるホールズが、周囲のコレクタ領域に横
方向に流れ込み、そしてホールフローによって順方向に
極性され、ソース領域及び隣接コレクタ領域によって形
成されるＰＮ接合にわたる電圧降下が常時ＰＮ接合の組
み込み順電圧以下にとどまるように小さくあるべく選択
される絶縁ゲートバイポーラトランジスタによって達成
される。
【０００７】また、上記他の目的は、コレクタ領域及び
ソース領域を生成するためのマスキング処理を具備し、
マスキング処理が自動調心である絶縁ゲートバイポーラ
トランジスタの製造方法によって達成される。
ソース領域を生成するためのマスキング処理を具備し、
マスキング処理が自動調心である絶縁ゲートバイポーラ
トランジスタの製造方法によって達成される。
【０００８】
【作用】本発明の核心は、周囲のコレクタ領域に横方向
で流入できるべくホールための充分に小さいソース領域
の幅を選択することである。これに関連して、ソース領
域及びコレクタ領域のＰＮ接合にわたる電圧降下が、固
有順電圧以下を常時維持することを確実にしなければな
らない。さもなければ、ラッチアップが発生しうる。好
ましくは、コレクタ領域は、ストリップ形状であるべく
構成され、ソース領域は、本質的にコレクタストリップ
スの全幅にわたり伸長するので、各ソース領域は、両側
面上のそれぞれに一つのチャネル領域を形成する。更に
好ましくは、コレクタ領域は、半導体基板が表面に現れ
るようなホールズによって貫通された閉じられた区域を
形成するという事実によって特徴付けられる。この特別
な実施例について、ソース領域の種々のパターンは、特
定される。コヒーレントなコレクタ領域の相対的に大き
な区域は、増大した逆電圧を示す構成部分を提供する。
本発明による方法は、ゲート電極の多結晶シリコン層
が、コレクタ領域の注入マスクとして、及びレジストカ
バーと一緒に、ソース領域のマスクとして用いられると
いう事実によって特に特徴付けられる。これは、ＩＧＢ
Ｔに、自動調心されたソース領域及びコレクタ領域を提
供する。従って、ソース領域の位置ずれもなく、均一な
ターンオフ電流分布がその結果として得られる。
で流入できるべくホールための充分に小さいソース領域
の幅を選択することである。これに関連して、ソース領
域及びコレクタ領域のＰＮ接合にわたる電圧降下が、固
有順電圧以下を常時維持することを確実にしなければな
らない。さもなければ、ラッチアップが発生しうる。好
ましくは、コレクタ領域は、ストリップ形状であるべく
構成され、ソース領域は、本質的にコレクタストリップ
スの全幅にわたり伸長するので、各ソース領域は、両側
面上のそれぞれに一つのチャネル領域を形成する。更に
好ましくは、コレクタ領域は、半導体基板が表面に現れ
るようなホールズによって貫通された閉じられた区域を
形成するという事実によって特徴付けられる。この特別
な実施例について、ソース領域の種々のパターンは、特
定される。コヒーレントなコレクタ領域の相対的に大き
な区域は、増大した逆電圧を示す構成部分を提供する。
本発明による方法は、ゲート電極の多結晶シリコン層
が、コレクタ領域の注入マスクとして、及びレジストカ
バーと一緒に、ソース領域のマスクとして用いられると
いう事実によって特に特徴付けられる。これは、ＩＧＢ
Ｔに、自動調心されたソース領域及びコレクタ領域を提
供する。従って、ソース領域の位置ずれもなく、均一な
ターンオフ電流分布がその結果として得られる。
【０００９】本発明のより完全な高い評価及びその付随
する利点の多くは、添付する図面に関して考慮したとき
に、容易に取得しうるし、後述する詳細な説明を参照す
ることによって更によく理解できるでろう。
する利点の多くは、添付する図面に関して考慮したとき
に、容易に取得しうるし、後述する詳細な説明を参照す
ることによって更によく理解できるでろう。
【００１０】
【実施例】以下、添付した図面を参照して、本発明の実
施例を詳細に説明する。なお、以下の説明において、異
なる図面における同一の参照番号は、同一のまたは対応
する部分をそれぞれ示すものとする。本発明による絶縁
ゲートバイポーラトランジスタ（insulated-gate bipol
ar transistor: 以下、ＩＧＢＴと略称する）は、多数
の並列接続された単位セルにより構成される。図１は、
多数の単位セルを有し、かつ第１の、例えばｎ形にドー
ピングされた導電型の半導体基板（１）からなるＩＧＢ
Ｔの部分の斜視図である。半導体基板（１）は、第１の
主区域（２）及び第２の主区域（３）と境をなす。第２
の主区域（３）は、主区域（３）を覆っているメタリゼ
ーション（１１）によって形成される陽極（５）に割り
当てられる。陽極側主区域（３）から、第２の、例えば
ｐ形にドーピングされた導電型のエミッタ層（６）も挿
入される。第１の主区域（２）は、第１の主区域（２）
を覆っている金属層によって形成される陰極（４）（明
瞭化のために図示省略）に割り当てられる。更に、コレ
クタ領域（７）は、陰極側主区域（２）の中に拡散され
る。これらコレクタ領域（７）は、第２の導電型、好ま
しくはｐ形にドーピングされたものである。引き続い
て、コレクタ領域（７）の中に、それら自体は第１の導
電型、好ましくはｎ形にドーピングされた多数のソース
領域（８）が拡散される。
施例を詳細に説明する。なお、以下の説明において、異
なる図面における同一の参照番号は、同一のまたは対応
する部分をそれぞれ示すものとする。本発明による絶縁
ゲートバイポーラトランジスタ（insulated-gate bipol
ar transistor: 以下、ＩＧＢＴと略称する）は、多数
の並列接続された単位セルにより構成される。図１は、
多数の単位セルを有し、かつ第１の、例えばｎ形にドー
ピングされた導電型の半導体基板（１）からなるＩＧＢ
Ｔの部分の斜視図である。半導体基板（１）は、第１の
主区域（２）及び第２の主区域（３）と境をなす。第２
の主区域（３）は、主区域（３）を覆っているメタリゼ
ーション（１１）によって形成される陽極（５）に割り
当てられる。陽極側主区域（３）から、第２の、例えば
ｐ形にドーピングされた導電型のエミッタ層（６）も挿
入される。第１の主区域（２）は、第１の主区域（２）
を覆っている金属層によって形成される陰極（４）（明
瞭化のために図示省略）に割り当てられる。更に、コレ
クタ領域（７）は、陰極側主区域（２）の中に拡散され
る。これらコレクタ領域（７）は、第２の導電型、好ま
しくはｐ形にドーピングされたものである。引き続い
て、コレクタ領域（７）の中に、それら自体は第１の導
電型、好ましくはｎ形にドーピングされた多数のソース
領域（８）が拡散される。
【００１１】コレクタ領域（７）の間で、半導体基板
（１）は、陰極側主区域（２）に浸透して通称ｎ形ベー
スを形成する。これらｎ形ベース領域の上に、ゲード電
極（９）が配置され、陰極側主区域（２）からのゲート
酸化層（１５）によって絶縁されており、ゲート電極
（９）は、好ましくは多結晶シリコンで構成される導電
性ゲード電極層（１１）によって形成される。このゲー
ト電極層（１１）は、ゲート電極（９）が陰極（４）か
ら絶縁されることを確実にするゲート電極絶縁（１８）
で更に覆われている。陽極（５）から陰極（４）への電
流の流れは、制御電圧をゲート電極（９）に印加するこ
とによってそのようなパターンについてオン及びオフさ
れうる。ゲート電極（９）への制御電圧の印加により、
導電性チャネルが、ソース領域（８）及び表面に浸透し
ている半導体基板（１）の間のコレクタ領域（７）に形
成される。この特別な領域は、チャネル領域（１２）と
して指定される。ＩＧＢＴは、バイポーラトランジスタ
のように、本質的に、コレクタ領域（７）、半導体基板
（１）、及びエミッタ（６）によって形成される三段階
構造を有する。この三段階構造に加えて、しかしなが
ら、四段階構造がある。この寄生サイリスタは、ソース
領域（８）、コレクタ領域（７）、半導体基板（１）、
及びエミッタ（６）を備えている。
（１）は、陰極側主区域（２）に浸透して通称ｎ形ベー
スを形成する。これらｎ形ベース領域の上に、ゲード電
極（９）が配置され、陰極側主区域（２）からのゲート
酸化層（１５）によって絶縁されており、ゲート電極
（９）は、好ましくは多結晶シリコンで構成される導電
性ゲード電極層（１１）によって形成される。このゲー
ト電極層（１１）は、ゲート電極（９）が陰極（４）か
ら絶縁されることを確実にするゲート電極絶縁（１８）
で更に覆われている。陽極（５）から陰極（４）への電
流の流れは、制御電圧をゲート電極（９）に印加するこ
とによってそのようなパターンについてオン及びオフさ
れうる。ゲート電極（９）への制御電圧の印加により、
導電性チャネルが、ソース領域（８）及び表面に浸透し
ている半導体基板（１）の間のコレクタ領域（７）に形
成される。この特別な領域は、チャネル領域（１２）と
して指定される。ＩＧＢＴは、バイポーラトランジスタ
のように、本質的に、コレクタ領域（７）、半導体基板
（１）、及びエミッタ（６）によって形成される三段階
構造を有する。この三段階構造に加えて、しかしなが
ら、四段階構造がある。この寄生サイリスタは、ソース
領域（８）、コレクタ領域（７）、半導体基板（１）、
及びエミッタ（６）を備えている。
【００１２】次に、もしホールカレント（正孔流）が陽
極（５）から陰極（４）へ流れるならば、ホールは、ソ
ース領域（８）の下部に直接流れる。これは、電圧降下
を結果として生起する。もしこの電圧降下が、コレクタ
領域（７）とソース領域（８）のＰＮ接合の固有順電圧
よりも高くなれば、ＰＮ接合は、順方向に有極され、電
子は、ソース領域（８）からコレクタ領域（７）の中に
注入される。これは、制御電圧をゲート電極（９）に印
加することによっては電流の流れがもはや制御されない
という結果を伴って、寄生サイリスタをトリガする。こ
の不必要な効果は、ラッチアップと称される。ＩＧＢＴ
は、最も高い可能性の短絡電流容量をも示すべきであ
る。これは、本質的に、ソース領域の間隔によって決定
される。ラッチアップに導く電圧降下は、他のものの中
で、ソース領域の長さに依存する。最初に示した欧州特
許出願ＥＰＡ ０ ４０５ １３８ において、ソース
領域がそれらの長さに制限されかつストリップ形状のコ
レクタ領域の幅の半分までも伸長せず、そして二つのソ
ース領域の間隔がチャネル領域の幅の二倍よりも大きい
ように選択されることで、ＩＧＢＴをラッチアップに対
してより抵抗的であるようにしかつ短絡負荷を取り扱う
ことができるようにする。
極（５）から陰極（４）へ流れるならば、ホールは、ソ
ース領域（８）の下部に直接流れる。これは、電圧降下
を結果として生起する。もしこの電圧降下が、コレクタ
領域（７）とソース領域（８）のＰＮ接合の固有順電圧
よりも高くなれば、ＰＮ接合は、順方向に有極され、電
子は、ソース領域（８）からコレクタ領域（７）の中に
注入される。これは、制御電圧をゲート電極（９）に印
加することによっては電流の流れがもはや制御されない
という結果を伴って、寄生サイリスタをトリガする。こ
の不必要な効果は、ラッチアップと称される。ＩＧＢＴ
は、最も高い可能性の短絡電流容量をも示すべきであ
る。これは、本質的に、ソース領域の間隔によって決定
される。ラッチアップに導く電圧降下は、他のものの中
で、ソース領域の長さに依存する。最初に示した欧州特
許出願ＥＰＡ ０ ４０５ １３８ において、ソース
領域がそれらの長さに制限されかつストリップ形状のコ
レクタ領域の幅の半分までも伸長せず、そして二つのソ
ース領域の間隔がチャネル領域の幅の二倍よりも大きい
ように選択されることで、ＩＧＢＴをラッチアップに対
してより抵抗的であるようにしかつ短絡負荷を取り扱う
ことができるようにする。
【００１３】しかしながら、製造において、ソース領域
が横方向に多少位置ずれされて作り出されることをマス
クに回避させることは、殆ど可能ではない。これは、一
方の側面のコレクラ領域の中心に多少接近して伸長する
ソース領域と、他方の側面の半導体基板に向かって変位
されるソース領域とを結果として生起する。これは、不
均一のターンオフ電流分布に導く。結果として、構成部
分は、最も感応する点によって維持できるパワーでのみ
動作しうる。ＩＧＢＴの特性は、それゆえに、ソース領
域マスクの位置ずれによって酷く害される。これは、図
２に示すように、陽極からくるホールがソース領域
（８）に沿って流れられないけれども周囲のコレクタ領
域（７）の中に横方向に流れうるようにソース領域
（８）の幅Ｗを小さく選択することで、本発明では回避
される。それゆえに、ソース領域（８）の幅Ｗは、非常
に高いホールカレント密度の場合でさえも、上述したＰ
Ｎ接合の順極性が固有順電圧以下のままでとどまるよう
に設計される。これは、電子の注入及びそれゆえにラッ
チアップを効果的に防ぐ。ソース領域の幅は、数μｍか
ら数十μｍの大きさである。図１及び図３は、コレクタ
領域（７）のストリップ形状構成を有する好ましい実施
例を示す。そのような構成において、ソース領域（８）
が事実上コレクタストリップス（７）の全幅にわたって
伸長するような量でソース領域（８）の長さＬを伸長す
ることが可能になる。それゆえに、少なくとも二つのチ
ャネル領域（１２）がソース領域（８）毎に形成され
る。これは、製造の間のコレクタ領域（７）及びソース
領域（８）の両方についての注入マスクとして多結晶シ
リコン層を用いる方法を開発する。従って、これら二つ
の領域は、セルフアラインド（自動調心）され、そして
パワー損失がソース領域（８）の位置ずれにより発生す
ることがない。
が横方向に多少位置ずれされて作り出されることをマス
クに回避させることは、殆ど可能ではない。これは、一
方の側面のコレクラ領域の中心に多少接近して伸長する
ソース領域と、他方の側面の半導体基板に向かって変位
されるソース領域とを結果として生起する。これは、不
均一のターンオフ電流分布に導く。結果として、構成部
分は、最も感応する点によって維持できるパワーでのみ
動作しうる。ＩＧＢＴの特性は、それゆえに、ソース領
域マスクの位置ずれによって酷く害される。これは、図
２に示すように、陽極からくるホールがソース領域
（８）に沿って流れられないけれども周囲のコレクタ領
域（７）の中に横方向に流れうるようにソース領域
（８）の幅Ｗを小さく選択することで、本発明では回避
される。それゆえに、ソース領域（８）の幅Ｗは、非常
に高いホールカレント密度の場合でさえも、上述したＰ
Ｎ接合の順極性が固有順電圧以下のままでとどまるよう
に設計される。これは、電子の注入及びそれゆえにラッ
チアップを効果的に防ぐ。ソース領域の幅は、数μｍか
ら数十μｍの大きさである。図１及び図３は、コレクタ
領域（７）のストリップ形状構成を有する好ましい実施
例を示す。そのような構成において、ソース領域（８）
が事実上コレクタストリップス（７）の全幅にわたって
伸長するような量でソース領域（８）の長さＬを伸長す
ることが可能になる。それゆえに、少なくとも二つのチ
ャネル領域（１２）がソース領域（８）毎に形成され
る。これは、製造の間のコレクタ領域（７）及びソース
領域（８）の両方についての注入マスクとして多結晶シ
リコン層を用いる方法を開発する。従って、これら二つ
の領域は、セルフアラインド（自動調心）され、そして
パワー損失がソース領域（８）の位置ずれにより発生す
ることがない。
【００１４】図１から図３において、二つの異なるコレ
クタ領域（７）のソース領域（８）は、一つおきに互い
に反対側に配置される。これは、一方のコレクタ領域
（７）の中間区域に対応する位置に、他のコレクタ領域
（７）のソース領域（８）が挿入されることを意味す
る。図４から図６は、図１から図３のそれとは二つのコ
レクタ領域のソース領域が正反対（対象的）に配置され
ることのみで異なる変形例を示す。従って、一つだけの
ソース領域（８）の部分が軸Ａ−Ａに沿って図３に、ま
た二つのソース領域（８）の部分が軸Ｂ−Ｂに沿って図
６にそれぞれ示される。図１から図３及び図４から図６
のそれぞれによるソース領域（８）の構成において、比
較的高い電流飽和特性または高い短絡電流容量が、ソー
ス領域（８）間の広い中間空間によってそれぞれ追加的
に達成されうる。これは、短絡の検出前に比較的長い期
間が許容されうるということを意味する。非常に高い電
荷担持寿命及び大きなｎ形ベース幅を有する高電圧ＩＧ
ＢＴについての新しい陰極パターンの応用の場合におい
て、順電圧降下へのチャネル領域（１２）の寄与は、第
１近似（first approximation ）において極わずかであ
る。（最大コレクタ区域が陰極によって接触される）最
小数のソース領域で構成部分を設計することは、それゆ
えに非常に容易に許容されうる。
クタ領域（７）のソース領域（８）は、一つおきに互い
に反対側に配置される。これは、一方のコレクタ領域
（７）の中間区域に対応する位置に、他のコレクタ領域
（７）のソース領域（８）が挿入されることを意味す
る。図４から図６は、図１から図３のそれとは二つのコ
レクタ領域のソース領域が正反対（対象的）に配置され
ることのみで異なる変形例を示す。従って、一つだけの
ソース領域（８）の部分が軸Ａ−Ａに沿って図３に、ま
た二つのソース領域（８）の部分が軸Ｂ−Ｂに沿って図
６にそれぞれ示される。図１から図３及び図４から図６
のそれぞれによるソース領域（８）の構成において、比
較的高い電流飽和特性または高い短絡電流容量が、ソー
ス領域（８）間の広い中間空間によってそれぞれ追加的
に達成されうる。これは、短絡の検出前に比較的長い期
間が許容されうるということを意味する。非常に高い電
荷担持寿命及び大きなｎ形ベース幅を有する高電圧ＩＧ
ＢＴについての新しい陰極パターンの応用の場合におい
て、順電圧降下へのチャネル領域（１２）の寄与は、第
１近似（first approximation ）において極わずかであ
る。（最大コレクタ区域が陰極によって接触される）最
小数のソース領域で構成部分を設計することは、それゆ
えに非常に容易に許容されうる。
【００１５】最も可能な逆電圧を達成すべく、ＭＣＴま
たはＧＴＯに類似して、ｐ形ベース（または、ＩＧＢＴ
におけるコレクタに対応）よりも大きな区域を有する陰
極パターンは、ＩＧＢＴについても所望である。本発明
による陰極パターンを用いて、これはＩＧＢＴの場合に
おいても達成されうる。図７は、上述したものからのそ
のような具現（インプリメンテーション）を示す。図７
において、マスク、多結晶シリコンエッジ、コレクタ領
域または半導体基板部分のような種々のパターンが互い
の上に図示されるという事実に注意が払われなければな
らない。図７による陰極パターンは、連続的なコレクタ
領域（７）を備える。このコレクタ領域（７）は、半導
体基板（１）が表面（２）に浸透する多数のホールを示
す。これらホールは、ゲート酸化層（１５）（不可視）
及び導電性ゲート層（１１）で覆われる。これは、ゲー
ト電極アイランズ（gate electrode islands）（１３）
を形成する。ゲート電極アイランズ（１３）の直径は、
表面に浸透している半導体基板部分（１）のそれよりも
大きので、半導体基板部分（１）が完全に覆われる。隣
接ゲート電極アイランズ（１３）は、導電性層（１１）
の狭いブリッジ（１４）を介して接続される。ブリッジ
（１４）により接続されたこのゲート電極アイランズ
（１３）のグリッドは、コヒーレントなコレクタ領域
（７）についてのドーピングマスクとして用いられる。
従って、ブリッジ（１４）は、拡散の間、横方向拡散表
面（lateral diffusion fronts）がブリッジ（１４）の
下を一緒に流れるように狭く設計されなければならな
い。典型的な値は、ゲート電極アイランズの直径につい
て１０μｍから２０μｍであり、ブリッジ幅について約
３μｍである。
たはＧＴＯに類似して、ｐ形ベース（または、ＩＧＢＴ
におけるコレクタに対応）よりも大きな区域を有する陰
極パターンは、ＩＧＢＴについても所望である。本発明
による陰極パターンを用いて、これはＩＧＢＴの場合に
おいても達成されうる。図７は、上述したものからのそ
のような具現（インプリメンテーション）を示す。図７
において、マスク、多結晶シリコンエッジ、コレクタ領
域または半導体基板部分のような種々のパターンが互い
の上に図示されるという事実に注意が払われなければな
らない。図７による陰極パターンは、連続的なコレクタ
領域（７）を備える。このコレクタ領域（７）は、半導
体基板（１）が表面（２）に浸透する多数のホールを示
す。これらホールは、ゲート酸化層（１５）（不可視）
及び導電性ゲート層（１１）で覆われる。これは、ゲー
ト電極アイランズ（gate electrode islands）（１３）
を形成する。ゲート電極アイランズ（１３）の直径は、
表面に浸透している半導体基板部分（１）のそれよりも
大きので、半導体基板部分（１）が完全に覆われる。隣
接ゲート電極アイランズ（１３）は、導電性層（１１）
の狭いブリッジ（１４）を介して接続される。ブリッジ
（１４）により接続されたこのゲート電極アイランズ
（１３）のグリッドは、コヒーレントなコレクタ領域
（７）についてのドーピングマスクとして用いられる。
従って、ブリッジ（１４）は、拡散の間、横方向拡散表
面（lateral diffusion fronts）がブリッジ（１４）の
下を一緒に流れるように狭く設計されなければならな
い。典型的な値は、ゲート電極アイランズの直径につい
て１０μｍから２０μｍであり、ブリッジ幅について約
３μｍである。
【００１６】次に、そのような陰極パターンは、ソース
領域（８）と共に提供される。当然、それらの幅は、図
１〜図３から図４〜図６による記述的な実施例に関連し
て選択されなければならない。多数の可能性が図７に示
されている。例えば、ストリップ形状ソース領域（８）
は、本質的に一つのゲート電極アイランド（１３）から
対角線的に反対なゲート電極アイランド（１３）に伸長
するように図示されている。同様に、ソース領域（８）
は、クロス（十字）形状パターンを示しうる。断続され
るべく同じパターンが構成されうる。この場合、各場合
におけるソース領域（８）は、電極アイランド（１３）
から隣接コレクタ領域（７）へ伸長するだけの断続スト
リップ、及び対角線的に反対の電極アイランド（１３）
から隣接コレクタ領域（７）へ伸長するだけの断続クロ
スのパターンを、それぞれ提供する。次に、ソース領域
（８）に沿って図７の上部左側から下部右側におよぶ部
分を想像すれば、確実に、図６に示したパターンが得ら
れる。上記の説明は、ストリップまたはクロス形状のソ
ース領域の例を参照してなされた。しかしながら、これ
は、簡略化のために行われただけである。ソース領域の
他の形状は、同様に考えられる、そしてホールが周囲の
コレクタ領域に横方向に流れ込むように設計されなけれ
ばならない。
領域（８）と共に提供される。当然、それらの幅は、図
１〜図３から図４〜図６による記述的な実施例に関連し
て選択されなければならない。多数の可能性が図７に示
されている。例えば、ストリップ形状ソース領域（８）
は、本質的に一つのゲート電極アイランド（１３）から
対角線的に反対なゲート電極アイランド（１３）に伸長
するように図示されている。同様に、ソース領域（８）
は、クロス（十字）形状パターンを示しうる。断続され
るべく同じパターンが構成されうる。この場合、各場合
におけるソース領域（８）は、電極アイランド（１３）
から隣接コレクタ領域（７）へ伸長するだけの断続スト
リップ、及び対角線的に反対の電極アイランド（１３）
から隣接コレクタ領域（７）へ伸長するだけの断続クロ
スのパターンを、それぞれ提供する。次に、ソース領域
（８）に沿って図７の上部左側から下部右側におよぶ部
分を想像すれば、確実に、図６に示したパターンが得ら
れる。上記の説明は、ストリップまたはクロス形状のソ
ース領域の例を参照してなされた。しかしながら、これ
は、簡略化のために行われただけである。ソース領域の
他の形状は、同様に考えられる、そしてホールが周囲の
コレクタ領域に横方向に流れ込むように設計されなけれ
ばならない。
【００１７】以下、本発明によるＩＧＢＴを製造する方
法を図８〜図１３に関して説明する。いずれも示されて
いないが、陽極パターン及びエッジターミネーション
は、既に生成されたということがこの関連において想定
される。図８に示すように、ゲート酸化層（１５）が成
長した後、図９に示すように、ＳｉＯ2 （二酸化シリコ
ン）マスキング層（１７）で覆われた多結晶シリコン層
（１６）が加えられる。多結晶シリコン層（１６）は、
導電性層（１１）を表わし、かつ、後にゲート電極
（９）を形成する。次に、図１０に示すように、そこで
はゲート電極が生成されない位置で多結晶シリコン層
（１６）及びシリコン層（１７）が除去される。パター
ン化された多結晶シリコン層（１６）は、例えばホウ素
またはフッ化ホウ素と共に、次の注入段階のための及び
後続の拡散のためのマスクとして用いられる。これは、
図１１に示すコレクタ領域（７）を提供する。（ドーパ
ントの）注入量は、要求される順電圧が達成されうるよ
うに選択されなければならない。同一の多結晶シリコン
層（１６）が、燐または砒素による後続ソース領域注入
のためのマスクとしても用いられることは、本発明につ
いて最も重要である。この目的のために、コレクタ領域
（７）は、ソース領域（８）が作り出されない位置でレ
ジストにより覆われる。同時に、多結晶シリコン層（１
６）についてのｎ＋形ドーピングを提供する拡散の後
で、図１２に示す状態が得られる。
法を図８〜図１３に関して説明する。いずれも示されて
いないが、陽極パターン及びエッジターミネーション
は、既に生成されたということがこの関連において想定
される。図８に示すように、ゲート酸化層（１５）が成
長した後、図９に示すように、ＳｉＯ2 （二酸化シリコ
ン）マスキング層（１７）で覆われた多結晶シリコン層
（１６）が加えられる。多結晶シリコン層（１６）は、
導電性層（１１）を表わし、かつ、後にゲート電極
（９）を形成する。次に、図１０に示すように、そこで
はゲート電極が生成されない位置で多結晶シリコン層
（１６）及びシリコン層（１７）が除去される。パター
ン化された多結晶シリコン層（１６）は、例えばホウ素
またはフッ化ホウ素と共に、次の注入段階のための及び
後続の拡散のためのマスクとして用いられる。これは、
図１１に示すコレクタ領域（７）を提供する。（ドーパ
ントの）注入量は、要求される順電圧が達成されうるよ
うに選択されなければならない。同一の多結晶シリコン
層（１６）が、燐または砒素による後続ソース領域注入
のためのマスクとしても用いられることは、本発明につ
いて最も重要である。この目的のために、コレクタ領域
（７）は、ソース領域（８）が作り出されない位置でレ
ジストにより覆われる。同時に、多結晶シリコン層（１
６）についてのｎ＋形ドーピングを提供する拡散の後
で、図１２に示す状態が得られる。
【００１８】もしコレクタ領域（７）の最初のドーピン
グが抵抗特性を有する陰極接触を提供するために充分に
高くないならば、図１３に示すような、浅く高いドーパ
ント量のホウ素注入も続いて実行されうる。引き続き、
多結晶シリコン層（１６）は、このためのマスクとして
用いられる。ソース領域（８）のエッジコンセントレー
ションが、第２ホウ素注入のそれよりも明確に高い（例
えば、５の因数による）ことを見るために注意が払われ
なければならない。後続の段階が知られているものと想
定し、かつ、ゲート絶縁層（１８）によるゲート電極の
絶縁、ゲート酸化層（１５）における電極窓（contact
hole）開口、及び陰極（４）のメタリゼーションからな
る。従って、本発明による方法は、ＩＧＢＴに、完全に
セルフアライニング（自動調心）であるべく作り出しう
るコレクタ領域及びソース領域を提供する。その結果、
一方で、方法が簡単になり、そして、他方で、構成部分
の効率が、均一なターンオフ電流分布により完全に利用
されうる。本発明によるＩＧＢＴは、ソース領域の特別
なパターンにより高いラッチアップ抵抗度を示すという
ことが更なる利点であると考えられるべきである。
グが抵抗特性を有する陰極接触を提供するために充分に
高くないならば、図１３に示すような、浅く高いドーパ
ント量のホウ素注入も続いて実行されうる。引き続き、
多結晶シリコン層（１６）は、このためのマスクとして
用いられる。ソース領域（８）のエッジコンセントレー
ションが、第２ホウ素注入のそれよりも明確に高い（例
えば、５の因数による）ことを見るために注意が払われ
なければならない。後続の段階が知られているものと想
定し、かつ、ゲート絶縁層（１８）によるゲート電極の
絶縁、ゲート酸化層（１５）における電極窓（contact
hole）開口、及び陰極（４）のメタリゼーションからな
る。従って、本発明による方法は、ＩＧＢＴに、完全に
セルフアライニング（自動調心）であるべく作り出しう
るコレクタ領域及びソース領域を提供する。その結果、
一方で、方法が簡単になり、そして、他方で、構成部分
の効率が、均一なターンオフ電流分布により完全に利用
されうる。本発明によるＩＧＢＴは、ソース領域の特別
なパターンにより高いラッチアップ抵抗度を示すという
ことが更なる利点であると考えられるべきである。
【００１９】当然ながら、本発明の多数の変更及び変形
が上記の教示において可能である。特許請求の範囲内に
おいて、本発明はここに特に記載されたものの他にも実
施されうるということが従って理解される。
が上記の教示において可能である。特許請求の範囲内に
おいて、本発明はここに特に記載されたものの他にも実
施されうるということが従って理解される。
【００２０】
【発明の効果】本発明によるＩＧＢＴの利点は、それゆ
えに、陰極パターンが完全にセルフアライニング（自動
調心）であるべく作り出されうるし、かつそれゆえに構
成部分にわたる均一ターンオフ分布が達成されうるとい
うことからなる。その結果として、構成部分における
（どのような）最も弱い点を考慮する必要がなく、かつ
構成部分は、それが設計されたパワーで負荷されうる。
えに、陰極パターンが完全にセルフアライニング（自動
調心）であるべく作り出されうるし、かつそれゆえに構
成部分にわたる均一ターンオフ分布が達成されうるとい
うことからなる。その結果として、構成部分における
（どのような）最も弱い点を考慮する必要がなく、かつ
構成部分は、それが設計されたパワーで負荷されうる。
【図１】第１の変形に基づく本発明によるＩＧＢＴの部
分の斜視図である。
分の斜視図である。
【図２】図１の部分を示す図である。
【図３】面Ａ−Ａに沿った部分における図１によるＩＧ
ＢＴを示す図である。
ＢＴを示す図である。
【図４】第２の変形に基づく本発明によるＩＧＢＴの部
分の斜視図である。
分の斜視図である。
【図５】図４の部分を示す図である。
【図６】面Ｂ−Ｂに沿った部分における図４によるＩＧ
ＢＴを示す図である。
ＢＴを示す図である。
【図７】第２の記述的な実施例によるＩＧＢＴの陰極パ
ターンの平面図である。
ターンの平面図である。
【図８】種々の製造段階での部分における本発明による
ＩＧＢＴを示す図である。
ＩＧＢＴを示す図である。
【図９】種々の製造段階での部分における本発明による
ＩＧＢＴを示す図である。
ＩＧＢＴを示す図である。
【図１０】種々の製造段階での部分における本発明によ
るＩＧＢＴを示す図である。
るＩＧＢＴを示す図である。
【図１１】種々の製造段階での部分における本発明によ
るＩＧＢＴを示す図である。
るＩＧＢＴを示す図である。
【図１２】種々の製造段階での部分における本発明によ
るＩＧＢＴを示す図である。
るＩＧＢＴを示す図である。
【図１３】種々の製造段階での部分における本発明によ
るＩＧＢＴを示す図である。
るＩＧＢＴを示す図である。
１ 半導体基板 ２ 第１の主区域 ３ 第２の主区域 ４ 陰極 ５ 陽極 ６ エミッタ層 ７ コレクタ領域 ８ ソース領域 ９ ゲート電極 １０ 陽極メタリゼーション １１ ゲート電極層 １２ チャネル領域 １３ ゲート電極アイランド １４ ブリッジ １５ ゲート酸化層 １６ 多結晶シリコン層 １７ マスキング層 １８ ゲート電極絶縁体 １９ ｐ＋形コレクタ領域
Claims (14)
- 【請求項１】 第１及び第２の主区域と境をなす第１の
導電型の半導体基板と、前記第１の主区域に割り当てら
れる陰極、及び前記第２の主区域を覆っているメタリゼ
ーションによって形成される陰極と、前記陽極側主区域
から前記半導体基板に挿入される第２の導電型のエミッ
タ層と、前記半導体基板が二つの隣接コレクタ領域間の
前記陰極側主区域に浸透しており、前記陰極側主区域か
ら前記半導体基板に挿入される前記第２の導電型の複数
のコレクタ領域と、前記陰極側主区域上に絶縁して配置
され、かつ、コレクタ領域から表面に浸透している半導
体基板にわたり前記隣接コレクタ領域へ伸長する導電性
層によって形成されるゲート電極と、コレクタ領域中に
挿入され、かつ長さＬ及びそれに対し直角で隣接コレク
タ領域の方向の幅Ｗを示す前記第１の導電型の多数のソ
ース領域とを備え、前記ソース領域の前記幅Ｗは、前記
陽極から前記ソース領域の下部の陰極へ流れるホールズ
が、周囲のコレクタ領域に横方向に流れ込み、そしてホ
ールフローによって順方向に極性され、前記ソース領域
及び前記隣接コレクタ領域によって形成されるＰＮ接合
にわたる電圧降下が常時ＰＮ接合の組み込み順電圧以下
にとどまるように小さくあるべく選択されることを特徴
とする絶縁ゲートバイポーラトランジスタ。 - 【請求項２】 前記コレクタ領域は、ストリップ形状で
あるべく設計され、前記ソース領域の前記長さＬは、少
なくとも二つのチャネル領域がソース領域毎に作り出さ
れるように大きく、前記チャネル領域は、前記ソース領
域及び半導体基板の間の前記陰極側主区域に浸透し、か
つ前記ゲート電極によって覆われるコレクタ領域の部分
を備えることを特徴とする請求項１に記載の絶縁ゲート
バイポーラトランジスタ。 - 【請求項３】 二つの隣接コレクタ領域の前記ソース領
域は、各場合に一つ置きに反対であるべく配置されるこ
とを特徴とする請求項２に記載の絶縁ゲートバイポーラ
トランジスタ。 - 【請求項４】 二つの隣接コレクタ領域の前記ソース領
域は、各場合に正反対であるべく配置されることを特徴
とする請求項２に記載の絶縁ゲートバイポーラトランジ
スタ。 - 【請求項５】 前記コレクタ領域は、閉じられた区域を
形成し、この区域は、前記半導体基板が前記陰極側表面
に浸透する多数のホールを示し、これらホールは、前記
導電性ゲート電極層で覆われ、かつゲート電極アイラン
ズを形成し、二つの隣接ゲート電極アイランズは、前記
導電性層の狭しブリッジを介して接続されることを特徴
とする請求項１に記載の絶縁ゲートバイポーラトランジ
スタ。 - 【請求項６】 前記ブリッジは、そのように狭いので製
造の間の拡散段階で前記コレクタ領域が前記ブリッジの
下部を一緒に流れることを特徴とする請求項５記載の絶
縁ゲートバイポーラトランジスタ。 - 【請求項７】 前記ゲート電極アイランズは、円または
多角形、特に六角形の形状を示すことを特徴とする請求
項５記載の絶縁ゲートバイポーラトランジスタ。 - 【請求項８】 前記ソース領域は、本質的に一つのゲー
ト電極アイランドから対角線的に反対のものへ伸長する
狭いストリップスとして設計されることを特徴とする請
求項５から７のいずれか一項に記載の絶縁ゲートバイポ
ーラトランジスタ。 - 【請求項９】 前記ソース領域は、本質的に一つのゲー
ト電極アイランドから対角線的に反対のものへ伸長する
狭いクロスイズとして設計されることを特徴とする請求
項５から７のいずれか一項に記載の絶縁ゲートバイポー
ラトランジスタ。 - 【請求項１０】 前記ソース領域は、一方で、第１のゲ
ート電極アイランドから隣接するコレクタ領域へ伸長
し、他方で、対角線的に反対のゲート電極アイランドか
らこのコレクタ領域へ伸長する、狭い断続したストリッ
プスとして設計されることを特徴とする請求項５から７
のいずれか一項に記載の絶縁ゲートバイポーラトランジ
スタ。 - 【請求項１１】 前記ソース領域は、各ゲート電極アイ
ランドから隣接するコレクタ領域へ伸長する狭い断続し
たクロスイズとして設計されることを特徴とする請求項
５から７のいずれか一項に記載の絶縁ゲートバイポーラ
トランジスタ。 - 【請求項１２】 前記コレクタ領域及び前記ソース領域
を生成するためのマスキング処理を具備し、該マスキン
グ処理が自動調心であることを特徴とする請求項１に記
載の絶縁ゲートバイポーラトランジスタの製造方法。 - 【請求項１３】 前記陽極及びあらゆるエッジターミネ
ーションの生成の後、陰極側表面が、次の段階： ａ）ゲート酸化層のデポジション； ｂ）ＳｉＯ2 マスキング層で覆われる多結晶シリコン層
のデポジション； ｃ）ゲート電極が生成されない位置での前記多結晶シリ
コン層の除去； ｄ）前記多結晶シリコン層を注入マスクとして用いる、
前記コレクタ領域の注入及び拡散； ｅ）ソース領域が生成されない位置でのレジストによる
コレクタ領域の被覆； ｆ）前記ソース領域についての多結晶シリコン層が引き
続いき注入マスクとして用いられて、前記ソース領域の
注入及び拡散、そして前記ゲート電極になるべくシリコ
ン層の並行ドーピング； ｇ）前記ゲート電極の絶縁、電極開口及び陰極のメタリ
ゼーションによりパターン化されることを特徴とする請
求項１２に記載の絶縁ゲートバイポーラトランジスタの
製造方法。 - 【請求項１４】 前記コレクタ領域は、前記ソース領域
の注入及び拡散の後に追加の注入段階をうけることを特
徴とする請求項１３に記載の絶縁ゲートバイポーラトラ
ンジスタの製造方法。
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