JP2827523B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2827523B2 JP2827523B2 JP1528391A JP1528391A JP2827523B2 JP 2827523 B2 JP2827523 B2 JP 2827523B2 JP 1528391 A JP1528391 A JP 1528391A JP 1528391 A JP1528391 A JP 1528391A JP 2827523 B2 JP2827523 B2 JP 2827523B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に同一主面上にｐ形とｎ形が隣接して形成されたｐ−ｎ
ショ−ト基板を用いた半導体装置に関するものである。
に同一主面上にｐ形とｎ形が隣接して形成されたｐ−ｎ
ショ−ト基板を用いた半導体装置に関するものである。
【０００２】
【従来の技術】図６（ａ）〜（ｃ）は従来のコレクタ・
ショ−ト形ＩＧＢＴにおけるｐ−ｎショ−ト基板の製造
方法を説明するための図である。図６（ａ）において、
ｎ- 基板４１の一方の主面にマスク４２を形成し、この
マスク４２を介してｐ形ド−パントの高濃度ガス拡散を
行い、表面濃度が１０20ｃｍ-3程度のｐ+ コレクタ領域
１１ａを形成する。次に、図６（ｂ）に示すように、マ
スク４２を除去した後に、新たにマスク４３を形成し、
ｎ形ド−パントの高濃度ガス拡散を行うことにより、ｎ
+ コレクタ領域１１ｂを形成する。
ショ−ト形ＩＧＢＴにおけるｐ−ｎショ−ト基板の製造
方法を説明するための図である。図６（ａ）において、
ｎ- 基板４１の一方の主面にマスク４２を形成し、この
マスク４２を介してｐ形ド−パントの高濃度ガス拡散を
行い、表面濃度が１０20ｃｍ-3程度のｐ+ コレクタ領域
１１ａを形成する。次に、図６（ｂ）に示すように、マ
スク４２を除去した後に、新たにマスク４３を形成し、
ｎ形ド−パントの高濃度ガス拡散を行うことにより、ｎ
+ コレクタ領域１１ｂを形成する。
【０００３】以降の工程は、通常のＭＯＳＦＥＴのプロ
セスに準拠して行われる。完成したコレクタ・ショ−ト
形ＩＧＢＴの断面図を図６（ｃ）に示す。図６（ｃ）に
おいて、１はｎ- ベ−ス領域であり、この表面の一部領
域にはｐ形不純物を選択的に拡散することにより、ｐ+
ウエル領域１３が形成され、さらにこのｐ+ ウエル領域
１３の表面の一部領域には高濃度のｎ形不純物を選択的
に拡散することにより、ｎ+ エミッタ領域１４が形成さ
れている。ｎ- ベ−ス領域１の表面とｎ+ エミッタ領域
１４の表面とで挟まれたｐ+ ウエル領域１３の表面上に
はゲ−ト絶縁膜１５が形成され、このゲ−ト絶縁膜１５
は隣接するＩＧＢＴセル間で一体となるようにｎ- ベ−
ス領域１の表面上にも形成されている。ゲ−ト絶縁膜１
５上には、例えばポリシリコンからなるゲ−ト電極１６
が形成され、また、ｐ+ ウエル領域１３およびｎ+ エミ
ッタ領域１４の両方に電気的に接続するように、例えば
アルミ等の金属のエミッタ電極１７が形成されている。
なお、ゲ−ト電極１６およびエミッタ電極１７は絶縁膜
１８を介した多層構造とすることにより、全ＩＧＢＴセ
ルに対して各々共通に電気的につながった構造となって
いる。
セスに準拠して行われる。完成したコレクタ・ショ−ト
形ＩＧＢＴの断面図を図６（ｃ）に示す。図６（ｃ）に
おいて、１はｎ- ベ−ス領域であり、この表面の一部領
域にはｐ形不純物を選択的に拡散することにより、ｐ+
ウエル領域１３が形成され、さらにこのｐ+ ウエル領域
１３の表面の一部領域には高濃度のｎ形不純物を選択的
に拡散することにより、ｎ+ エミッタ領域１４が形成さ
れている。ｎ- ベ−ス領域１の表面とｎ+ エミッタ領域
１４の表面とで挟まれたｐ+ ウエル領域１３の表面上に
はゲ−ト絶縁膜１５が形成され、このゲ−ト絶縁膜１５
は隣接するＩＧＢＴセル間で一体となるようにｎ- ベ−
ス領域１の表面上にも形成されている。ゲ−ト絶縁膜１
５上には、例えばポリシリコンからなるゲ−ト電極１６
が形成され、また、ｐ+ ウエル領域１３およびｎ+ エミ
ッタ領域１４の両方に電気的に接続するように、例えば
アルミ等の金属のエミッタ電極１７が形成されている。
なお、ゲ−ト電極１６およびエミッタ電極１７は絶縁膜
１８を介した多層構造とすることにより、全ＩＧＢＴセ
ルに対して各々共通に電気的につながった構造となって
いる。
【０００４】ｐ+ コレクタ領域１１ａおよびｎ+ コレク
タ領域１１ｂの表面には金属のコレクタ電極１９が形成
され、ｐ+ コレクタ領域１１ａとｎ+ コレクタ領域１１
ｂはそれぞれ共通に電気的につながった構造となってい
る（特願昭６２−３０８１９６号，特願昭６３−２２１
１１０号参照）。
タ領域１１ｂの表面には金属のコレクタ電極１９が形成
され、ｐ+ コレクタ領域１１ａとｎ+ コレクタ領域１１
ｂはそれぞれ共通に電気的につながった構造となってい
る（特願昭６２−３０８１９６号，特願昭６３−２２１
１１０号参照）。
【０００５】次に、動作について説明する。ｎ- ベ−ス
領域１とｎ+ エミッタ領域１４とで挟まれたｐ+ ウエル
領域１３の表面付近はｎチャネルのＭＯＳ構造となって
おり、ゲ−ト端子Ｇを通じてゲ−ト電極１６に正電圧を
印加することによりゲ−ト電極１６直下のｐ+ ウエル領
域１３の表面近傍に形成されたチャネルを通じて、電子
がｎ+ エミッタ領域１４よりｎ- ベ−ス領域１へと流れ
る。図中、ｅはこのようにして流れる電子の移動経路を
示す。一方、ｐ+ コレクタ領域１１ａからは少数キャリ
アである正孔がｈで示す移動経路でｎ- ベ−ス領域１に
注入され、その一部は上記電子と再結合して消滅し、残
りは正孔電流としてｐ+ ウエル領域１３を流れる。ま
た、電子のうち正孔と再結合しない残りはｎ+ コレクタ
領域１１ｂに流れる。このように、コレクタ・ショ−ト
形ＩＧＢＴは基本的にバイポ−ラ動作をし、ｎ- ベ−ス
領域１では電導度変調の効果により電導度が増大するこ
とから、従来のパワ−ＭＯＳに比べて低いオン電圧，大
きい電流容量を実現できる利点がある。また、上記では
コレクタ領域がｐ+ のみで構成されている通常のＩＧＢ
Ｔに比較して、コレクタ・ショ−ト形ＩＧＢＴでは、ｐ
+コレクタ領域１１ａとｎ+ コレクタ領域１１ｂのパタ
−ンおよび拡散プロファイルを最適化することにより、
通常のＩＧＢＴには必要であったライフタイム制御工程
が不要になるという製造上の利点もある。以上、従来の
コレクタ・ショ−ト形ＩＧＢＴにおけるｐ−ｎショ−ト
基板の製造方法を素子動作と合せて説明したが、この技
術は静電誘導（ＳＩ）サイリスタ，ゲ−トタ−ンオフサ
イリスタ（ＧＴＯ）にも同様に適用されるものである。
領域１とｎ+ エミッタ領域１４とで挟まれたｐ+ ウエル
領域１３の表面付近はｎチャネルのＭＯＳ構造となって
おり、ゲ−ト端子Ｇを通じてゲ−ト電極１６に正電圧を
印加することによりゲ−ト電極１６直下のｐ+ ウエル領
域１３の表面近傍に形成されたチャネルを通じて、電子
がｎ+ エミッタ領域１４よりｎ- ベ−ス領域１へと流れ
る。図中、ｅはこのようにして流れる電子の移動経路を
示す。一方、ｐ+ コレクタ領域１１ａからは少数キャリ
アである正孔がｈで示す移動経路でｎ- ベ−ス領域１に
注入され、その一部は上記電子と再結合して消滅し、残
りは正孔電流としてｐ+ ウエル領域１３を流れる。ま
た、電子のうち正孔と再結合しない残りはｎ+ コレクタ
領域１１ｂに流れる。このように、コレクタ・ショ−ト
形ＩＧＢＴは基本的にバイポ−ラ動作をし、ｎ- ベ−ス
領域１では電導度変調の効果により電導度が増大するこ
とから、従来のパワ−ＭＯＳに比べて低いオン電圧，大
きい電流容量を実現できる利点がある。また、上記では
コレクタ領域がｐ+ のみで構成されている通常のＩＧＢ
Ｔに比較して、コレクタ・ショ−ト形ＩＧＢＴでは、ｐ
+コレクタ領域１１ａとｎ+ コレクタ領域１１ｂのパタ
−ンおよび拡散プロファイルを最適化することにより、
通常のＩＧＢＴには必要であったライフタイム制御工程
が不要になるという製造上の利点もある。以上、従来の
コレクタ・ショ−ト形ＩＧＢＴにおけるｐ−ｎショ−ト
基板の製造方法を素子動作と合せて説明したが、この技
術は静電誘導（ＳＩ）サイリスタ，ゲ−トタ−ンオフサ
イリスタ（ＧＴＯ）にも同様に適用されるものである。
【０００６】
【発明が解決しようとする課題】従来のアノ−ド・ショ
−ト（コレクタ・ショ−ト）構造を備えた半導体装置は
以上のようにして製造されているため、特にアノ−ド面
のｐｎ接合部近傍における低濃度領域の広がりが無視で
きない割合になり、実効的なアノ−ド面積が低下する問
題点があった。また、ｎ形ショ−ト領域が主面上に占め
る割合を増加させるとスイッチング時間の短縮化が図れ
る反面、オン電圧が上昇するという問題点があった。
−ト（コレクタ・ショ−ト）構造を備えた半導体装置は
以上のようにして製造されているため、特にアノ−ド面
のｐｎ接合部近傍における低濃度領域の広がりが無視で
きない割合になり、実効的なアノ−ド面積が低下する問
題点があった。また、ｎ形ショ−ト領域が主面上に占め
る割合を増加させるとスイッチング時間の短縮化が図れ
る反面、オン電圧が上昇するという問題点があった。
【０００７】本発明は、上記のような問題点を解消する
ためになされたもので、実効的なアノ−ド面積を増加で
きることに加え、ｐ形アノ−ド領域を減少させることな
く、ｎ形ショ−ト領域を増加させ、オン電圧の十分に低
い半導体装置を得ることを目的とする。
ためになされたもので、実効的なアノ−ド面積を増加で
きることに加え、ｐ形アノ−ド領域を減少させることな
く、ｎ形ショ−ト領域を増加させ、オン電圧の十分に低
い半導体装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、第１の導電形の半導体基板の第１の主面に形成され
た第２の導電形の第１の半導体領域と、第１の主面に形
成された１本以上の所定の深さのトレンチ溝と、トレン
チ溝の底部に形成された第２の導電形の第２の半導体領
域と、トレンチ溝の側壁部に形成された第１の導電形の
第１の半導体領域と、トレンチ溝底部およびトレンチ溝
側壁部および半導体基板の第１の主面の表面上を電気的
に一体となる様に形成された第１の主電極と、半導体基
板の第２の主面上に形成された第２の主電極と第１の制
御電極とを有するものである。
は、第１の導電形の半導体基板の第１の主面に形成され
た第２の導電形の第１の半導体領域と、第１の主面に形
成された１本以上の所定の深さのトレンチ溝と、トレン
チ溝の底部に形成された第２の導電形の第２の半導体領
域と、トレンチ溝の側壁部に形成された第１の導電形の
第１の半導体領域と、トレンチ溝底部およびトレンチ溝
側壁部および半導体基板の第１の主面の表面上を電気的
に一体となる様に形成された第１の主電極と、半導体基
板の第２の主面上に形成された第２の主電極と第１の制
御電極とを有するものである。
【０００９】
【作用】本発明においては、ｎ形ショ−ト領域がトレン
チ溝側壁部に形成されているため、トレンチ溝形状・密
度に対してｐ形アノ−ド領域の面積は変化せず、したが
って、十分に低いオン電圧を保持した半導体装置を得る
ことができる。
チ溝側壁部に形成されているため、トレンチ溝形状・密
度に対してｐ形アノ−ド領域の面積は変化せず、したが
って、十分に低いオン電圧を保持した半導体装置を得る
ことができる。
【００１０】
【実施例】以下、本発明の一実施例をコレクタ・ショ−
ト形ＩＧＢＴの製造方法にならい、図面に基づいて説明
する。
ト形ＩＧＢＴの製造方法にならい、図面に基づいて説明
する。
【００１１】図１〜図３は本発明の半導体装置の製造方
法の一実施例を示す工程断面図である。まず、図１
（ａ）に示すように、ｎ- ベ−ス領域１のコレクタ側主
面にｐ+アノ−ド領域２をイオン注入，拡散により形成
し、その上にマスクとなるレジストパタ−ン３を塗布形
成する。次に、図１（ｂ）に示すように、レジストパタ
−ン３に従ってトレンチ溝４を適宜の深さに形成する。
次に、図１（ｃ）に示すように、ｐ形イオンド−パント
５をイオン注入し、トレンチ溝４の底部に第２のｐ+ ア
ノ−ド領域６を形成する。次に、図２（ａ）に示すよう
に、レジストパタ−ン３を除去した上で酸素イオン７を
注入してｐ+ アノ−ド領域２および第２のｐ形アノ−ド
領域６の表面にＳｉＯ2 膜８を形成する。この状態でｎ
形ド−パントの高濃度気相拡散を行い、図２（ｂ）に示
すように、トレンチ溝４の側壁部にｎ+ ショ−ト領域９
を形成する。次に、図３に示すように、ｐ+ ウエル領域
１３，ｎ+ エミッタ領域１４，ゲ−ト絶縁膜１５，ゲ−
ト電極１６，絶縁膜１８，エミッタ電極１７，コレクタ
電極１９を順次従来通り形成することにより、オン電圧
の十分に低いコレクタ・ショ−ト形ＩＧＢＴを得ること
ができる。
法の一実施例を示す工程断面図である。まず、図１
（ａ）に示すように、ｎ- ベ−ス領域１のコレクタ側主
面にｐ+アノ−ド領域２をイオン注入，拡散により形成
し、その上にマスクとなるレジストパタ−ン３を塗布形
成する。次に、図１（ｂ）に示すように、レジストパタ
−ン３に従ってトレンチ溝４を適宜の深さに形成する。
次に、図１（ｃ）に示すように、ｐ形イオンド−パント
５をイオン注入し、トレンチ溝４の底部に第２のｐ+ ア
ノ−ド領域６を形成する。次に、図２（ａ）に示すよう
に、レジストパタ−ン３を除去した上で酸素イオン７を
注入してｐ+ アノ−ド領域２および第２のｐ形アノ−ド
領域６の表面にＳｉＯ2 膜８を形成する。この状態でｎ
形ド−パントの高濃度気相拡散を行い、図２（ｂ）に示
すように、トレンチ溝４の側壁部にｎ+ ショ−ト領域９
を形成する。次に、図３に示すように、ｐ+ ウエル領域
１３，ｎ+ エミッタ領域１４，ゲ−ト絶縁膜１５，ゲ−
ト電極１６，絶縁膜１８，エミッタ電極１７，コレクタ
電極１９を順次従来通り形成することにより、オン電圧
の十分に低いコレクタ・ショ−ト形ＩＧＢＴを得ること
ができる。
【００１２】図４は本発明の他の実施例を示す半導体装
置の構造を示す断面図である。この図で、３３はｐ+ ベ
−ス領域、３４はｎ+ カソ−ド領域、３５はゲ−ト電
極、３６はカソ−ド電極である。この半導体装置の動作
原理はＳＩサイリスタと同じものである。本発明による
ｐ−ｎショ−ト構造がどの程度オン電圧の低減に寄与す
るかを計算した例を図５に示す。図５は深さ５μｍのト
レンチ溝を形成して、その側壁にｎ+ ショ−ト領域を形
成したショ−ト構造ダイオ−ド（ＣＳ−Ｄｉ）と通常の
ＰＩＮダイオ−ド（Ｃｏｎｖ−Ｄｉ）のＩ−Ｖ特性を比
較したものである。ショ−ト領域があることから、ＣＳ
−ＤｉはＶCE＝０．５で、すでに１０0 Ａ／ｃｍ2 レベ
ルの電流が流れているが、立ち上がりも低電圧側にシフ
トしており、５０Ａ／ｃｍ2 レベルでＣｏｎｖ−Ｄｉに
比較して０．０５Ｖ低いオン電圧を実現している。一連
の計算結果よりトレンチ溝本数の密度の増加、また、ト
レンチ溝深さの増加に対してもオン電圧は増加すること
なく、ほぼＣｏｎｖ−Ｄｉのオン電圧よりさらに低い値
を示すことがわかっている。
置の構造を示す断面図である。この図で、３３はｐ+ ベ
−ス領域、３４はｎ+ カソ−ド領域、３５はゲ−ト電
極、３６はカソ−ド電極である。この半導体装置の動作
原理はＳＩサイリスタと同じものである。本発明による
ｐ−ｎショ−ト構造がどの程度オン電圧の低減に寄与す
るかを計算した例を図５に示す。図５は深さ５μｍのト
レンチ溝を形成して、その側壁にｎ+ ショ−ト領域を形
成したショ−ト構造ダイオ−ド（ＣＳ−Ｄｉ）と通常の
ＰＩＮダイオ−ド（Ｃｏｎｖ−Ｄｉ）のＩ−Ｖ特性を比
較したものである。ショ−ト領域があることから、ＣＳ
−ＤｉはＶCE＝０．５で、すでに１０0 Ａ／ｃｍ2 レベ
ルの電流が流れているが、立ち上がりも低電圧側にシフ
トしており、５０Ａ／ｃｍ2 レベルでＣｏｎｖ−Ｄｉに
比較して０．０５Ｖ低いオン電圧を実現している。一連
の計算結果よりトレンチ溝本数の密度の増加、また、ト
レンチ溝深さの増加に対してもオン電圧は増加すること
なく、ほぼＣｏｎｖ−Ｄｉのオン電圧よりさらに低い値
を示すことがわかっている。
【００１３】
【発明の効果】以上説明したように、本発明は、コレク
タ側主面にトレンチ溝を形成し、このトレンチ溝の側壁
部にｎ+ ショ−ト領域を形成し、トレンチ溝の底部およ
びトレンチ溝間の主面上にｐ+ アノ−ド領域を形成した
ことにより、オン電圧の低いコレクタ・ショ−ト形半導
体装置を得ることができる。また、ｐ+ アノ−ド領域に
対してｎ+ ショ−ト領域の占める面積の割合を増加させ
ることにより、スイッチング速度の向上を図ることがで
きるため、従来に比較してオン電圧とスイッチング時間
のトレ−ドオフ関係が改善された半導体装置を得ること
ができる。
タ側主面にトレンチ溝を形成し、このトレンチ溝の側壁
部にｎ+ ショ−ト領域を形成し、トレンチ溝の底部およ
びトレンチ溝間の主面上にｐ+ アノ−ド領域を形成した
ことにより、オン電圧の低いコレクタ・ショ−ト形半導
体装置を得ることができる。また、ｐ+ アノ−ド領域に
対してｎ+ ショ−ト領域の占める面積の割合を増加させ
ることにより、スイッチング速度の向上を図ることがで
きるため、従来に比較してオン電圧とスイッチング時間
のトレ−ドオフ関係が改善された半導体装置を得ること
ができる。
【図１】本発明の半導体装置の製造方法の一実施例の一
部を示す工程断面図である。
部を示す工程断面図である。
【図２】図１とともに本発明の半導体装置の製造工程の
一部を示す断面図である。
一部を示す断面図である。
【図３】図１，図２とともに本発明の半導体装置の製造
工程の一部を示す断面図である。
工程の一部を示す断面図である。
【図４】本発明の他の実施例を示す半導体装置の断面図
である。
である。
【図５】本発明を適用したダイオ−ドと従来のダイオ−
ドのＩ−Ｖ特性を計算して比較した図である。
ドのＩ−Ｖ特性を計算して比較した図である。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ ｎ- ベ−ス領域 ２ ｐ+ アノ−ド領域 ４ トレンチ溝 ６ 第２のｐ+ アノ−ド領域 ９ ｎ+ ショ−ト領域
Claims (1)
- 【請求項１】 第１の導電形の半導体基板の第１の主面
に形成された第２の導電形の第１の半導体領域と、前記
第１の主面に形成された１本以上の所定の深さのトレン
チ溝と、前記トレンチ溝の底部に形成された第２の導電
形の第２の半導体領域と、前記トレンチ溝の側壁部に形
成された第１の導電形の第１の半導体領域と、前記トレ
ンチ溝の底部および前記トレンチ溝の側壁部および前記
半導体基板の第１の主面の表面上を電気的に一体となる
ように形成された第１の主電極と、前記半導体基板の第
２の主面上に形成された第２の主電極と第１の制御電極
とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1528391A JP2827523B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1528391A JP2827523B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04261064A JPH04261064A (ja) | 1992-09-17 |
| JP2827523B2 true JP2827523B2 (ja) | 1998-11-25 |
Family
ID=11884533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1528391A Expired - Lifetime JP2827523B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827523B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8502345B2 (en) | 2010-01-29 | 2013-08-06 | Fuji Electric Co., Ltd. | Reverse-conducting insulated gate bipolar transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2560206A4 (en) * | 2010-04-15 | 2016-04-13 | Yoshitaka Sugawara | SEMICONDUCTOR COMPONENT |
-
1991
- 1991-02-06 JP JP1528391A patent/JP2827523B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8502345B2 (en) | 2010-01-29 | 2013-08-06 | Fuji Electric Co., Ltd. | Reverse-conducting insulated gate bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04261064A (ja) | 1992-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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