KR100451450B1 - 바디 영역내에 트렌치 형상의 게이트-전극 및 추가 고도핑 층을 갖는 전계 효과 트랜지스터 - Google Patents

바디 영역내에 트렌치 형상의 게이트-전극 및 추가 고도핑 층을 갖는 전계 효과 트랜지스터 Download PDF

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Abstract

본 발명은, 트렌치 형상의 게이트 전극을 갖는 전계 효과 트랜지스터 및 상기 트랜지스터를 제조하기 위한 방법에 관한 것이다. 소스 하부의 바디 영역에는 추가의 고도핑 층이 제공된다. 상기 고도핑 층은 채널 영역에 있는 임계 전압 또는 소스의 전도성에 영향을 미치기 위해서 이용된다. 그럼으로써, 조절되지 않은 브레이크다운 전류 및 래치-업 효과가 방지될 수 있다.

Description

바디 영역내에 트렌치 형상의 게이트-전극 및 추가 고도핑 층을 갖는 전계 효과 트랜지스터 {FIELD EFFECT TRANSISTOR ARRANGEMENT WITH A TRENCH GATE ELECTRODE AND AN ADDITIONAL HIGHLY DOPED LAYER IN THE BODY REGION}
예를 들어 EP 0 847 090 또는 GB 2 314 206호에 따른 선행 기술에는, 서로 교차되는 트렌치에 의해 트랜지스터의 셀 구조물을 형성하는 것이 공지되어 있다. 상기 선행 기술에서는, 2개의 트렌치가 서로 중첩되는 셀의 에지 영역이 문제이다. 상기 에지에서 도핑 영역은 도펀트가 확산될 수 있는 2개의 경계면을 갖기 때문에, 셀의 에지에서는 셀의 다른 도핑 영역에서보다 저농도의 도펀트가 제공된다. 또한 셀의 에지는 통상적으로 전계 강도가 매우 높은 영역을 형성한다. 그 결과, 특히 셀 에지에서는 바람직하지 않은 브레이크다운 전류가 조기에 개시되거나 또는 상기 영역에서의 트랜지스터 임계 전압은 다른 영역에서의 임계 전압보다 낮고 또한 적합한 장기간 안정성을 갖지 않을 수 있다.
따라서, 트랜지스터 셀의 에지에서의 채널 영역 형성을 방지하는 것이 바람직하다. 이를 위한 구성은 US 5 468 982호에 공지되어 있으며, 여기서 소스 영역은 트렌지스터 셀의 에지로 연장되지 않는다. 이와 같은 장치는 소스 영역을 제조하는 동안 셀 에지를 마스킹 함으로써 달성될 수 있다. 그러나 이 경우에는, 셀 에지를 마스킹하기 위해 추가의 마스킹 단계가 요구된다는 단점이 있다.
전술한 트랜지스터 장치가 갖는 또다른 문제점은, 래치업 및 단락에 대한 내성을 달성시켜야 한다는 것이다. 이를 위한 방법은, 추가의 회로를 이용하여 소자가 더욱 안전하게 스위치 오프될 수 있는 값으로 발생되는 최대 전류를 제한하는 것이다. 이것은 예를 들어 Z.J. Shen 및 S.P. Robb: A New Current Limit Circuit for Smart Discrete Devices, ISPSD '98, Kyoto 1998, Pages 355 - 358에 기술되어 있다. 그러나 상기 조치는 상당한 회로 기술적 추가 비용을 요구하고, 진동의 발생을 조장한다.
US 4,994,871호에는, 소스가 없거나 또는 부분적으로 절단된 소스를 갖는 추가의 p-베이스-영역을 구비한 트렌치-IGBT에서 스위치가능한 전류가 증가될 수 있다는 사실이 기술되어 있다. 이 경우의 단점은, 도전 상태에서 캐리어 범람을 감소시켜 순방향 전압을 증가시키는 추가의 p-영역의 발췌 효과에 있다.
US 4,767,722호에는, 폭이좁은 소스-영역에 의해 트렌치-IGBT의 래치-업 내성이 상승될 수 있고, 그와 더불어 소스 아래로 감소된 측방 베이스 저항이 상승될 수 있다는 사실이 언급되어 있다.
인접한 게이트-트렌치간의 매우 작은 간격, 및 스위치가능한 높은 전류가 EP 0 755 076호에서 달성된다. 이 경우 p-베이스-영역과 콘택의 접속은, 소스보다 더 높게 도핑되고 깊이가 더 낮게 확산되는 p-영역에 의해서 이루어진다. 물론 상기와 같은 방식의 IGBT는 그럼에도 불구하고 전류 제한이 요구되는데, 그 이유는 큰 채널폭은 상당한 단락 전류를 허용하고 매우 짧은 시간내에 부품의 열적 파손을 야기시키기 때문이다.
본 발명은 트렌치 형상의 게이트-전극을 갖는 전계 효과 트랜지스터에 관한 것으로, 상기 트랜지스터에서는 서로 교차되는 게이트-트렌치에 의해 트랜지스터의 셀 구조물이 형성된다. 서로 교차되는 상기 트렌치는, 연속하는 트렌치가 교차점에서 서로 교차되거나 또는 트렌치가 최종점에서 소정 각도, 예를 들어 직각으로 서로 연결되는 구조물을 의미한다. 이 경우 트랜지스터는 예를 들어 MOSFET-트랜지스터로서 뿐만 아니라 IGBT-트랜지스터로서 형성될 수도 있다.
본 발명의 특이한 실시예들은 도 1 내지 도 7 및 하기의 관련 명세서를 참조하여 설명된다.
도 1은 도시된 횡단면 영역에서 게이트 트렌치에 인접하는 트렌치 형상의 게이트-전극 및 고도핑 영역을 바디 영역내에 포함하는 IGBT의 개략도이며,
도 2는 도 1에 따른 장치의 평면도로서, 도면에서 고도핑 영역은 에지에서 트렌치에 인접하고,
도 3은 콘택 개구를 통해 제공되는 트렌치 형상의 게이트 전극 및 고도핑 영역을 바디 영역내에 포함하는 IGBT의 개략도이며,
도 4는 도 3과 동일한 장치이지만, 콘택홀과 무관하게 제공되는 고도핑 영역을 포함하는 IGBT의 개략도이고,
도 5는 도 3 또는 도 4에 따른 장치의 평면도이며,
도 6은 도 5와 동일한 장치이지만, 셀의 에지내에 소스 리세스를 포함하는 IGBT의 개략도이고,
도 7 a)는 (100)-등가 결정 평면을 따라 웨이퍼가 정렬된 상태에서 트랜지스터 셀의 배치 상태를 보여주며,
b)는 (110)-등가 결정 평면을 따라 웨이퍼가 정렬된 상태에서 트랜지스터 셀의 배치 상태를 보여주고,
도 8은 셀 장치의 예로서,
a)는 게이트-트렌치로 이루어지는 정방형 셀 패턴이며,
b)는 절연 정방형 셀이고,
c)는 결합 트렌치를 갖는 정방형 셀이며,
d)는 c)와 동일하지만 셀 에지 위에 결합부를 갖는 정방형 셀이다.
본 발명의 목적은, 트렌치 형상의 게이트-전극의 전술한 문제점들을 완벽하게 해결해줄 수 있는 전계 효과 트랜지스터를 제공하고, 상기 방식의 전계 효과 트랜지스터를 제조하기 위한 방법을 제공하는 것이다.
상기 목적은 청구항 1, 12 및 15의 특징에 의해서 달성된다.
본 발명의 제 1 실시예는, 제 1 도전형의 기판 영역 내부로 연장되는 트렌치 형상의 게이트-전극을 갖는 전계 효과 트랜지스터에 관한 것으로, 상기 트랜지스터에서 제 1 도전형의 소스 영역은 전체 트렌치를 따라 배치되고, 상기 소스 영역 아래에는 상기 소스 영역 및 트렌치에 인접하는 제 2 도전형의 바디 영역이 제공된다. 그러나 이 경우에는 전체 바디 영역이 소스 영역으로 커버될 필요는 없다. 바람직하게는, 다만 트렌치에 인접한 바디 영역 일부분만이 소스 영역으로 커버되면 된다.
바디 영역에 제공되는 제 2 도전형의 고도핑 영역은 적어도 부분적으로 소스 영역 아래에 배치되고 수직 방향으로 소스 영역에 인접하며 측방으로는 적어도 부분적으로 트렌치에 인접한다. 따라서, 상기 고도핑 영역은 반드시 소스 영역 아래에 배치될 필요는 없다. 대신, 고도핑 영역의 소정 부분은 소스 영역 아래로 연장될 수 있지만, 고도핑 영역의 나머지 영역은 소스 영역으로 덮히지 않은 바디 영역에 배치될 수 있다. 바람직하게 고도핑 영역은 그의 전체 외부 가장자리를 따라 제한되는 것이 아니라 상기 고도핑 영역의 소정 부분의 영역만이 게이트 전극이 형성되어 있는 트렌치와 인접한다.
공지된 바와 같이, 개시 전압은 게이트 트렌치에 대한 바디 영역의 경계에 형성되는 채널 영역의 도핑 농도에 따라 좌우된다. 따라서 바디 영역내의 제 2 도전형의 고도핑 영역은 그것이 게이트 트렌치에 인접하게 되는 나머지 바디 영역에서 보다 높은 개시 전압을 유도한다. 상기 증가된 개시 전압보다 낮은 전압만이 소자에 인가되면, 고농도 영역이 게이트 트렌치에 인접하는 영역에서는 어떠한 채널도 형성될 수 없게 된다. 따라서 고도핑 영역이 아닌 나머지 바디 영역에서만 전계 효과 트랜지스터의 통상적 동작 범위에서 채널이 형성될 수 있다. 이는 트랜지스터 장치의 특정 위험 영역이 폐쇄될 수 있게 한다. 이와 같은 특정 위험 영역은 예를 들어 트랜지스터 셀의 경우, 트렌치 벽이 밀러 지표 (100)을 갖는 기판의 결정 평면과 등가인 결정 평면에 상응하는 정렬 방향을 갖지 않는 그러한 트렌치 영역 및/또는 셀의 에지를 나타낸다. 이미 EP 0 847 090호에 공지된 바와 같이, 셀 에지 영역에서는 바람직하지 않은 브레이크다운 전류가 조기에 발생할 수 있다. 다른 한편으로, 결정 평면 (100)과 등가가 아닌 결정면에 제공된 실리콘/SiO2인터페이스는 통상적으로 (100) 결정 평면과 등가인 면에서 보다 훨씬 더 높은 인터페이스 상태 밀도를 갖는다. 시간이 지나면서 이들 상태의 포화 상태가 변하기 때문에, 포화된 MOS 채널의 개시 전압 또한 변한다. 결과적으로 전계 효과 트랜지스터의 개시 전압의 불안정성이 야기된다. 이러한 문제점은 본 발명의 제 1 실시예에 따른 장치에 의해 해결될 수 있다.
따라서 본 발명은, 바람직하지 않거나 또는 임계적으로 나타나는, 통상의 동작 범위에서 트랜지스터의 모든 영역에서 채널이 형성되는 것을 방지할 수 있다.또한, 바디 영역내에 있는 고도핑 영역이 소스보다 아래에 제공된 바디 영역 내의 전도성을 증가시키는 장점을 제공한다. 이는 특히 턴오프 프로세스 동안 전하 캐리어가 바디 영역으로부터 훨씬 더 쉽게 제거될 수 있게 된다. 따라서, 턴오프시에 소스, 바디 영역 및 드레인 영역으로 이루어진 기생 바이폴라 트랜지스터의 턴온을 유도하여 래치업을 야기하는 소스 영역에 대하여 바디 영역에서 발생되는 전압 강하가 방지될 수 있다. 바디 영역 내부에 있는 고도핑 영역은 원칙적으로 US 5,689,128호 또는 US 5,821,583호에 공지되어 있지만, 그곳에 기술된 장치들은 본 발명의 대상과 명백하게 상이하다.
본 발명의 제 1 실시예는 게이트-트렌치의 소정 영역에서의 채널 형성 방지 특성 뿐만 아니라 바디 영역내에서의 전도성을 개선시킬 수 있는 가능성도 또한 포함하고 있다. 그러나 본 발명에 따른 사상의 실현을 위해 2가지 개선이 요구되지 않는다면, 개선안중 하나는 각각의 경우에 포기할 수 있다. 소정 영역에서의 채널 형성을 방지하는 것이 요구되지 않는다면, 바디 영역의 구역내에 고농도 영역을 대응되게 배치함으로써 바디 영역의 전도성 개선만을 제공할 수 있다.
대응되는 배치는 본 발명의 추가 실시예의 대상이다. 이경우, 고도핑 영역은 고도핑 영역 층의 두께 범위내에 놓인 게이트 트렌치로부터 소정 간격을 두고 배치된다.
상기 경우에 고도핑 층의 두께는 바디 영역의 두께의 최대 1/3이어야 한다. 이상적으로 고도핑 층의 두께는 바디 영역의 두께의 최대 20%이다. 이와 같은 고도핑 층의 치수는 본 발명의 제 1 실시예에서도 유사하게 제안된다. 두께가 상기와 같이 비교적 얇은 층으로 제공되면, 바디 영역의 나머지 특성은 크게 영향을 받지 않으면서 그럼에도 불구하고 바디 영역내에서의 전도성의 개선은 이루어질 수 있다. 특히 고도핑 층을 측방으로 약간 확산시킴으로써 MOS-채널 형성의 방지 특성이 폭이좁은 영역으로 제한될 수 있다.
트랜지스터는 서로 교차되는 적어도 2개의 게이트 트렌치를 포함하는 트랜지스터 셀로서 형성될 수 있다. 따라서 예를 들면, 트랜지스터 셀은 모든 면이 트렌치에 의해서 둘러싸인 폐쇄 셀로 구성되도록 제공될 수 있다. 이 경우 트렌치들은 예를 들어 최종점에서 서로 직각으로 직각의 셀이 제공될 수 있다. 그러나 예를 들어 6각 셀 또는 임의의 다른 셀 형태의 배열도 가능하다.
본 발명의 제 1 실시예를 위해, 고도핑 영역이 반드시 트랜지스터 셀의 전체면 위로 연장되거나, 또는 개별적으로 트랜지스터 셀의 중심으로 연장될 필요는 없다. 다만 트랜지스터 셀의 채널이 폐쇄되어야 하는 영역에만 고도핑 영역을 제공하는 것으로 충분하다. 그러나 추가적으로 바디 영역에서 가급적 우수한 전도성이 달성되어야 하는 경우에는, 고도핑 영역이 제 1 실시예에서 상응하게 더 크게 형성될 수 있고, 바디 영역의 다른 영역 위로 연장될 수 있다. 특히, 고도핑 영역이 바디 영역의 콘택 영역으로 연장될 수 있다.
본 발명의 제 2 실시예의 경우에는, 고도핑 영역이 언제나 트랜지스터 셀의 가능한 넓은 범위에 걸쳐 연장되도록 제공된다. 이 경우, 예를 들어 고도핑 영역은 트랜지스터 셀 중심 영역내에서 콘택될 수 있다.
따라서, 본 발명의 2가지 실시예에서 고도핑 영역은 바디 영역 및 소스 영역의 콘택과 결합될 수 있다. 이 경우 콘택 영역은 소스 영역을 통해 바디 영역으로 연장되는 트렌치 콘택으로서 형성될 수 있다.
본 발명의 제 2 실시예에 따른 장치를 위해서는, 게이트 트렌치의 소정 영역에서 채널의 형성을 방지하기 위한 대안적인 가능성도 제공될 수 있다. 이 경우 소스 영역은 원하는 영역에서, 예를 들어 트랜지스터 셀의 에지 또는 (100)-결정 평면과 일치하지 않는 영역에서 트렌치로부터 뒤로 후퇴되도록 배치될 수 있다. 소스 영역은 이들 영역에서 가능한 채널이 형성되지 않도록 게이트 트렌치로 연장되지 않는다.
본 발명의 2가지 실시예에서, 채널 폭은 단락의 경우 발생되는 단락 전류가 제한되도록 조절될 수 있다. 이러한 구성에서, 양쪽 채널 폭은 트랜지스터 셀당 조절될 수 있고 채널 폭은 면적당 조절될 수 있다. 트랜지스터 셀당 조절은 트렌치에 인접한 p+ 영역에 의해 또는 후퇴하는 소스 영역에 의해, 채널 영역의 구역을 폐쇄시킴으로써 수행된다. 면적당 조절은 전체 패턴의 개별 트랜지스터 셀 사이에 대응하는 간격을 제공함으로써, 즉, 소수의 트랜지스터 셀이 면적당 제공됨으로 수행될 수 있다. 트랜지스터 셀의 게이트 트렌치는 접속 트렌치에 의해 서로 접속될 수 있다. 그러나, 접속 트렌치는 채널 형성에 기여하지 않는 방식으로 구성된다, 즉, 바디 영역의 채널 영역은 채널이 형성될 수 있는 접속 트렌치에 인접하지 않는다. 따라서 면적 당 채널폭은 접속 트렌치에 의해서 영향을 받지 않는다. 그러나 접속 트렌치에 의해 개별 트랜지스터 셀을 서로 접속하는 것은 생략할 수 있다.
본 발명은 모든 형태의 전계 효과 트랜지스터에 적용될 수 있다. 특히 본 발명은 MOSFET-트랜지스터에 적용될 수 있다. 그러나 본 발명은, 드레인 영역에 인접하는 제 2 도전형의 애노드 영역을 포함하는 트랜지스터에도 사용될 수 있다. 이것은 특히 IGBT-장치에 적용된다.
하기에서는 전계 효과 트랜지스터의 바디 및 소스 영역을 제조하기 위한 방법이 기술된다. 하기 방법 중에서 제 1 방법은 특히 청구항 1에 따른 전계 효과 트랜지스터를 제조하기 위해 사용될 수 있다. 기술된 제 2 방법은 특히 청구항 11에 따른 장치를 제조하기 위해 사용될 수 있다.
트랜지스터의 게이트 전극의 제조는 통상의 방법에 따라 이루어질 수 있다: 기판의 제 1 표면에 서로 교차되는 적어도 2개의 트렌치가 형성된다. 트렌치의 배치에 따라, 특별히 모든 면이 트렌치에 의해서 둘러싸인 폐쇄 셀로 형성될 수 있는 트랜지스터 셀이 형성될 수 있다. 상기 트렌치는 트랜지스터 셀의 바디 영역 및 소스 영역의 형성 이전에 형성될 수 있지만, 예를 들어 바디 영역의 형성 후에 또는 바디 영역 및 소스 영역의 형성 후에 비로소 형성될 수도 있다. 트렌치가 바디 영역 또는 소스 영역이 형성된 후에야 비로서 형성되는 경우, 상기 영역들은 트렌치가 패턴화된 이후 상기 트렌치에 인접하도록 정확한 방식으로 미리 배향될 수 있도록 주의를 기울여야 한다.
트렌치는, 트렌치의 내벽을 커버하는 절연층으로 코팅된다. 이와 같은 코팅은 예를 들어 트렌치 벽의 산화 또는 질화에 의해서 또는 절연 재료의 증착에 의해서 이루어질 수 있다.
그 다음에 도전 재료로 트렌치를 충진하는 공정이 이루어진다. 이 경우에는 원칙적으로 모든 종류의 도전 재료가 사용될 수 있으며, 도전 재료로서 폴리실리콘이 바람직하게 사용된다.본 발명에 따른 방법은 하기의 단계들을 포함한다.
제 1 도전형의 기판이 제공되며, 추가의 구조화 단계는 주로 기판의 제 1 표면으로부터 출발한다.
제공된 기판내에서는 제 2 도전형의 바디 영역이 형성되며, 상기 제 2 도전형이 제 1 도전형과 반대이기 때문에 트렌치의 형성 후에 바디 영역은 트렌치에 인접하게 된다. 처음에 n-도전성 기판이 사용되면, 바디 영역은 p-도전형을 갖는다. 물론 p-도전성 기판으로부터 출발할 수도 있으며, 이 경우에는 바디 영역이 n-도전형을 갖는다. 바디 영역은 바람직하게, 트렌치의 형성 후에 상기 영역이 트렌치의 전체 길이에서 상기 트렌치에 인접하도록 형성된다. 그러나 이와 같은 인접이 요구되는 한, 바디 영역은 트렌치의 형성 후에 트렌치의 소정 영역에서 후퇴하여 배치될 수도 있다.
그 다음에 바디 영역의 상부 영역에서 제 2 도전형의 고도핑 영역이 형성됨으로써, 상기 고도핑 영역은 트렌치의 형성 후에 적어도 부분적으로 트렌치에 인접하게 된다. 따라서 고도핑 영역은 바디 영역의 전체 범위에 걸쳐 연장되는 것이 아니라, 오히려 바디 영역의 소정 영역에만 제공된다. 특히 고도핑 영역은 소정 영역에서만 트렌치에 직접 인접하며, 나머지 영역에서는 고도핑 영역이 트렌치로부터 후퇴하여 배치된다. 고도핑 영역은 비교적 높은 도핑 농도를 갖는 제 2 도전형의 도핑 재료가 비교적 낮은 도핑 농도를 갖는 기존의 바디 영역내에 주입됨으로써 형성된다. 바디 영역내의 높은 농도의 도펀트 분포는 도펀트를 주입하는 동안 대응하는 마스크를 사용함으로써 제어된다.
제 1 도전형의 소스 영역이 바디 영역 위에 형성되며, 이 때 소스 영역은 트렌치의 형성 후에 전체 길이에 걸쳐 트렌치에 인접하고, 기판 표면으로부터 기판 내부로 연장된다. 소스 영역은, 바디 영역 및 고도핑 영역에 인접하는 정도의 깊이로 기판 내부에 제공된다.
바람직하게는, 바디 영역 및 고도핑 영역을 형성하는 동안 상기 영역들은 먼저 기판 표면으로부터 기판 내부로 연장될 수 있다. 그다음 기판 표면으로부터 제 1 도전형의 도펀트를 주입함으로써 소스 영역이 형성된다. 이때 소스 영역을 위한 도펀트는 바디 영역 및 고도핑 영역의 도핑 농도보다 높은 도핑 농도로 주입된다. 따라서, 소스 영역을 형성하기 위해 제 1 도전형의 도펀트가 주입되는 바디 영역 및 고농도 영역내에서 상기 바디 영역 또는 고도핑 영역이 재도핑된다. 따라서, 소스 영역의 제 1 도전형 도펀트가 우세하게 된다. 소스 영역의 도펀트는 바디 영역 및 고도핑 영역의 깊이보다 낮은 침투 깊이로 기판속에 주입된다.
소스 영역의 형성 후에는 트렌치 콘택이 소스 영역에 의해 패턴화되어 바디 영역에까지 이를 수 있고, 이는 상기 바디 영역 및 고도핑 영역의 콘택을 위해 이용될 수 있다.
특히 트랜지스터 셀로 형성될 수 있는 트렌치 형상의 게이트-전극을 갖는 전계 효과 트랜지스터의 다른 제조 방법도 마찬가지로 하기의 단계들을 갖는다:
제 1 도전형의 기판을 제공하는 단계,
기판 내부에 제 2 도전형의 바디 영역을 형성하여, 상기 바디 영역이 트렌치에 인접하게 하는 단계.
전술한 단계들에서 방법 및 이 방법을 실시하기 위한 가능성은 전술한 제 1 방법의 대응되는 단계들과 일치한다. 따라서, 추가의 설명을 위해 전술한 본문 내용이 인용된다. 제 2 방법은 또한 하기의 단계들을 포함한다:
바디 영역 위에 제 1 도전형의 소스 영역을 형성하고, 이 때 소스 영역은 트렌치의 형성 후에 트렌치에 인접하게 되고 기판 표면으로부터 기판 내부로 연장된다. 이 경우에는, 소스 영역을 트렌치의 전체 영역에 걸쳐서 상기 트렌치에 인접하도록 할 필요는 없다. 따라서 소스 영역이 소정 영역에서는 트렌치로부터 뒤로 후퇴하게 배치될 수 있다.
그 다음에 소스 영역에 의해서 콘택홀이 바디 영역에 이르기까지 형성된다. 그럼으로써 바디 영역의 콘택팅이 가능해진다.
마지막으로, 제 2 도전형의 도펀트를 콘택 개구를 통해 제공하여 제 2 도전형의 고도핑 영역이 형성된다. 이 방법 단계는 당연히 바디 영역의 콘택팅을 위해서 콘택 재료 및 도전 재료로 콘택홀을 충진시키기 전에 실행되어야 한다.
소스 영역, 바디 영역 및 고도핑 영역의 형성은 하기 방식으로 이루어질 수 있다:
먼저 바디 영역이 기판 표면으로부터 형성됨으로써, 바디 영역이 기판 내부로 연장된다. 그 다음에 제 1 도전형의 도펀트를 기판 내부에 제공함으로써 소스 영역이 형성되며, 이 때 제 1 도전형의 도펀트는 바디 영역보다 더 얕은 깊이로 연장된다. 그러나 제 1 도전형 도핑펀트의 농도는 바디 영역의 도펀트 농도보다 더 높게 선택된다. 따라서, 기판 표면 근처에 있는 영역이 재도핑되어 제 1 도전형의 소스 영역이 형성된다.
콘택홀을 통해 제 2 도전형의 도핑펀를 제공하여 제 2 도전형의 고도핑 영역이 형성되며, 제 2 도전형의 도펀트 농도는 바디 영역의 도펀트 농도보다 더 높게 선택되지만, 소스 영역의 도펀트 농도보다는 더 낮다. 따라서, 바디 영역내에 있는 콘택홀의 영역에서는 도펀트 농도가 더 높은 영역이 형성되지만, 소스 영역의 구역에서는 재도핑 이 이루어지지 않음으로써, 결과적으로 소스 영역은 전반적으로 변동이 없다. 그럼으로써 바디 영역내에서는, 소스 영역에 직접 인접하는 제 2 도전형의 고도핑 영역이 자동으로 형성된다.
그러나 고도핑 영역이 콘택홀을 통해 형성되지 않고, 오히려 제 1 방법에서와 마찬가지로 소스 영역의 형성 전에 더 높은 농도의 도펀트를 바디 영역 내부에 제공함으로써 형성될 수도 있다. 도펀트의 분포는 재차 마스크를 통해서 조절된다. 그럼으로써 고도핑 영역은 수직 연장부와 구분되는 측방 연장부를 바디 영역내에 갖게 된다. 따라서, 층두께가 전반적으로 변동이 없는 경우에는 게이트 트렌치와 고도핑 영역간의 간격이 변동될 수 있다.
그 다음에, 기술된 2가지 방법 각각에서는 예를 들어 금속화의 제공 또는 IGBT의 경우를 위한 제 2 도전형의 애노드 구역의 형성과 같은 트랜지스터의 통상적인 추가 프로세싱이 이루어진다. 상기 추가 단계들은 선행 기술에 충분히 공지되어 있다. 예를 들어 IGBT용 출발 물질로서 n-버퍼 및 n--베이스를 위한 에피택셜층을 갖는 p+-기판의 사용 및 파워-MOSFET를 위한 n_-에피택셜층을 갖는 n--기판의 사용과 같이 통상적으로 실시되는 프로세스 단계들도 마찬가지로 선행 기술에 공지되어 있다.
도 1은 트렌치-IGBT, 즉 트렌치 형상의 게이트-전극을 갖는 IGBT를 보여준다. 도면에서 소스 영역(6) 및 바디 영역(7)은 각각 2개의 트렌치(2) 사이에 배치된다. 이 경우 트렌치(2)는 도 2의 실시예에 도시된 바와 같은 하나의 트랜지스터 셀(12)을 형성한다. 도 2의 트랜지스터 셀(12)은 폐쇄 트렌치(2)에 의해 둘러싸인 정사각형 형상으로 형성된다. 물론, 예를 들어 직사각형 또는 6각형과 같은 다른 형상도 트랜지스터(12)를 위해 제공될 수 있다.
트랜지스터 셀(12)의 다양한 배치 형상들은 하나의 전체 셀 패턴으로 제공될 수 있다. 이에 대한 소수의 예들은 도 8a) 내지 도 8d)에 도시되어 있다. 따라서 다수의 또는 모든 트랜지스터 셀(12)은 서로 결합될 수 있으며, 이 경우 폐쇄된 게이트-트렌치 구조물(2)은 결합 트렌치(14)에 의해서 서로 결합될 수 있거나 또는 셀은 도 8a)에서와 같이 서로 직접 인접하게 됨으로써 공통의 게이트-트렌치(2)에 의해서 서로 결합된다. 도 8a)의 경우, 2개의 셀(12)을 결합시키는 게이트-트렌치(2)의 양측면에는 채널 영역이 형성된다. 도 8c) 및 8d)의 경우에는 게이트-트렌치(2)의 다만 한 측면에만 채널 영역이 형성되고, 결합 트렌치(14)를 따라서는 채널 영역이 형성되지 않는다. 그러나 셀들은 도 8b)에 도시된 바와 같이 서로 완전히 분리되어 배치될 수도 있다.
게이트-트렌치(2)는 기판(1)의 표면(3)으로부터 기판(1) 내부로 연장되고, 예를 들어 산화실리콘으로 이루어질 수 있는 절연층(4)으로 코팅된다. 트렌치(2)는 예를 들어 폴리실리콘으로 이루어질 수 있는 도전성 재료(5)로 충진된다. n+타입으로 도핑된 소스 영역(6)은 트렌치(2)의 전체 길이에서 상기 게이트-트렌치(2)에 인접한다. 소스 영역(6) 하부에는 바디 영역(7)이 배치되며, 상기 바디 영역(7)은 p타입으로 도핑된다. 소스에 인접한 바디 영역의 상부에는 고도핑 p+-영역(8)이 제공된다.
상기 고도핑 영역(8)은 소스(6)에 수직으로 직접 인접하지만, 측방향으로는 다만 일부 영역만이 게이트-트렌치(2)에 인접한다. 도 2에는, 고도핑 영역(8)이 다만 트랜지스터 셀(12)의 에지에서만 트렌치(2)에 인접하는 장치가 도시되어 있다. 나머지 영역에서 상기 고도핑 영역(8)은 트렌치로부터 후퇴하여 배치된다. 도 2의 셀 에지 내부에 있는 해칭 영역은, 소스 영역(6)이 트랜지스터 셀의 에지 내부까지 연장되어 상기 영역에서 고도핑 영역(8) 위에 배치되어 있음을 지시한다. 따라서 소스 영역(6)은 트렌치(2)의 전체 길이를 따라 연장된다. 도 1은 예를 들어 도 2의 2개 에지를 대각으로 절단한 단면도와 일치한다.
고도핑 영역(8)이 트렌치에 직접 인접하고 소스 영역(6)에 의해서 중첩되는 트랜지스터 셀의 에지에서, 채널용 임계 전압은 주로 고도핑 영역(8)의 도핑에 의해서 결정된다. 상기 임계 전압은, 채널이 바디 영역(7)의 경계에서 트렌치(2)로 형성된 나머지 영역을 위한 임계 전압보다 더 높다. 상기 나머지 영역에서 임계 전압은 바디 영역(7)의 더 낮은 농도에 의해서 결정되기 때문에, 트랜지스터 셀(12) 에지에서보다 더 낮다. 고도핑 영역(8) 및 트랜지스터 셀(12)의 작동 영역의 도핑을 상응하게 선택함으로써, 트랜지스터 셀(12)의 에지에서는 임계 전압에 도달되지 않게 되고, 트랜지스터 셀의 상기 영역에서는 채널이 형성될 수 없게 된다.
바디 영역(7) 및 고도핑 영역(8)의 콘택팅은, 도전 재료로 채워진 트렌치 콘택(9)을 통해서 이루어진다. 상기 트렌치 콘택에 의해서는 또한 바디 영역을 갖는 소스 영역 및 고도핑 영역을 갖는 소스 영역이 동시에 도전 접속된다. 그럼으로써, 기생 npn-트랜지스터의 부분으로서 작용하는 소스 영역(6) 및 바디 영역(7) 또는 고도핑 영역(8)의 작용이 충분히 피해질 수 있다.
기판(1)의 서로 마주보는 측면에는 또 하나의 p-도핑층이 애노드 구역(11)으로서 제공된다.
도 1에 따른 고도핑 층(8)의 두께는 원칙적으로 임의로 선택될 수 있다. 다만, 상기 고도핑 층(8)이 트렌치(2)에 인접하는 바로 그 영역에서 임계 전압이 상승될 수 있도록만 하면 된다. 그러나 특이한 일 실시예에서는 고도핑 층(8)이 바디 영역(7)에 비해 상당히 얇게 선택될 수도 있다. 이 경우, 고도핑 영역(8)의 두께는 바디 영역(7)의 두께의 최대 1/3, 이상적으로는 다만 바디 영역(7)의 두께의 최대 20%에 달할 수 있다. 따라서, 예를 들어 바디 영역은 1㎛ 내지 대략 3㎛의 두께를 가질 수 있고, 고도핑 영역(8)의 두께는 0.2㎛ 내지 대략 1㎛의 값에 달할 수 있다.
도 3은 본 발명의 추가 일 실시예를 보여준다. 본 실시예는 도 1에 따른 실시예와 대체로 일치한다. 그러나 중요한 차이는, 고도핑 영역(8)이 트렌치(2)까지 연장되지 않는다는 점이다. 상기 고도핑 영역(8)은 소정 간격(d) 만큼 트렌치(2)로부터 뒤로 후퇴하여 배치된다. 본 실시예에서 고도핑 영역(8)은, 마찬가지로 바디 영역(7)의 두께의 다만 1/3, 이상적으로는 바디 영역의 두께의 최대 20%에 달하는 상당히 얇은 층으로 제공된다. 상기 고도핑 영역은 트렌치 콘택(9)을 따라 대체로 균일한 두께를 갖는 층으로 형성되고, 예를 들어 콘택 홀 내부로의 주입에 의해서 형성될 수 있다.
도 4는 도 3에 대안이 될 수 있는 실시예를 보여주며, 도 4에서는 크기가 더 작은 콘택홀(9)이 제공된다. 이와 같은 형성은, 지형적인 구조로 인해 장치의 구조화 동안 정렬이 불량인 경우에는 소스 콘택팅 및 바디 콘택팅을 위한 콘택 금속과 게이트 전극(5) 사이에서 단락이 형성될 수 있는 위험이 존재하는 경우에 적합하다. 콘택홀(9)의 크기를 줄이는 것은 추가의 안전성을 제공해 준다. 이 경우 고도핑 영역(8)은 콘택홀(9)에 의해서 제공되지 않고 오히려 별도의 래커 마스크에 의해서 패턴화되며, 콘택홀의 형성 전에 이미 바디 영역 내부에 제공된다. 이 경우에는 고도핑 영역(8)의 가로 방향 및 수직 방향 확장도 상이하게 이루어질 수 있다. 따라서, 예를 들어 도 4에 지시된 바와 같이 고도핑 영역은 수직 방향으로 보다는 가로 방향으로 더 크게 확장될 수 있다. 그럼으로써, 한편으로는 바디 영역(7)에서의 가로 방향 전도성이 현저하게 개선된다. 그러나 바디 영역(7)의 나머지 부분은 고도핑 영역(8)이 수직 방향으로 약간만 확장되기 때문에 전반적으로 영향을 받지 않는다. 다른 한편으로는, 트렌치(2)까지의 간격(d)을 비교적 간단하게 변동시킬 수 있음으로써, 트렌치(2) 근처에서도 고도핑 층(8)의 작용이 영향을 받을 수 있다.
상기 2가지 실시예에서 고도핑 영역(8)과 게이트-트렌치(2) 사이의 간격(d)은 1㎛ 보다 더 작거나, 바람직하게는 0.7㎛보다 더 작게 선택된다.
도 5는 도 3 또는 도 4에 따른 장치의 평면도로서, 소스(6)에 의해 중첩되는 고도핑 영역(8)의 구역은 해칭면으로 도시되어 있다.
도 6은 도 5의 도시와 일치하지만, 트랜지스터 셀(12)의 에지에 소스 영역(6)이 없다는 점, 즉 에지 영역에서는 소스가 트렌치(2)로부터 후퇴하여 배치되어 있다는 점에서 차이가 있다. 이와 같은 형성은 제조 공정 동안 상응하는 마스킹 단계에 의해서 이루어질 수 있다. 이와 같은 방식으로 트랜지스터 셀(12)의 에지에서 채널의 형성이 저지될 수 있다.
도 7a 및 도 7b는 웨이퍼상에 배치된 트랜지스터 셀의 배치 상태를 도시한 바람직한 일 실시예이다. 2가지 경우 모두 4각형의 트랜지스터 셀, 도면에 도시된 바와 같은 정방형 트랜지스터 셀로부터 출발한다. 트랜지스터 셀을 웨이퍼상에 배치할 때에는, 트랜지스터 셀의 작용과 관련하여, 특히 채널 형성 및 임계 전압과 관련하여 부정적인 영향이 저지될 수 있도록 주의를 기울여야 한다.
도 7a에서 웨이퍼(13)는 (100)-결정 평면에 등가인 하나의 결정 평면을 따라 정렬된다. 이 경우 트랜지스터 셀(12)은, 상기 트랜지스터 셀(12)의 측면이 웨이퍼(13)의 주방향을 따라서 또는 상기 주방향에 대해 90°의 각도로 정렬되도록 배치된다. 그럼으로써, 트랜지스터 셀의 측면은 기판의 (100)-평면에 등가인 하나의 평면을 따라서 배치된다.
도 7b의 경우에는 웨이퍼가 (110)-평면에 등가인 결정 평면을 따라서 정렬된다. 이 경우 트랜지스터 셀의 측면은 웨이퍼(13)의 주방향에 대해 45°의 각도로 배치된다. 그럼으로써, 트랜지스터 셀의 측면은 재차 기판의 (100)-결정 평면에등가인 하나의 결정 평면을 따라 배치된다.
2가지 경우에, 트랜지스터 셀의 측면의 가장 큰 부분, 즉 게이트-트렌치(2)의 가장 큰 부분의 방향은 (100)-평면에 등가인 결정 평면을 따라 설정된다. 따라서, 다만 트랜지스터 셀(12)의 에지에서만 트렌치(2)의 측벽은 결정 평면(100)과 일치하는 않는 결정 평면을 따라 방향 설정된다. 그럼으로써, 상이하게 방향 설정된 결정 평면에서의 경계면-상태 밀도의 변동으로부터 야기되는 장애적인 영향들이 전반적으로 피해질 수 있다.
다수의 트랜지스터 셀(12)은 예컨대 정방형 패턴으로 웨이퍼(13)상에 배치될 수 있으며, 이 경우 트렌치(2)내에 있는 게이트-전극(5)은 추가 트렌치에 의해서 서로 결합될 수 있다. 트랜지스터 셀(12)의 배치에 대한 예는 도 8a) 내지 도 8d)에 도시되어 있다.

Claims (25)

  1. 트렌치 형상의 게이트 전극을 갖는 전계 효과 트랜지스터로서,
    - 제 1 도전형의 기판 영역(1),
    - 상기 기판(1)의 제 1 표면(3)으로부터 기판(1) 내부로 연장되는 적어도 하나의 트렌치(2),
    - 상기 적어도 하나의 트렌치(2) 벽을 커버하는 절연층(4),
    - 상기 트렌치(2)를 충진시키고 게이트-전극을 형성하는 도전 재료(5),
    - 상기 트렌치(2)를 따라 배열되며 상기 기판(1)의 제 1 표면(3)으로부터 상기 기판(1) 내부로 연장되는 제 1 도전형의 소스 영역(6),
    - 상기 소스 영역(6) 아래로 연장되며 상기 트렌치(2)와 인접하게 구성되는 제 1 도전형과 반대인 제 2 도전형의 바디 영역(7),
    - 상기 바디 영역(7)에 인접한 제 1 도전형의 드레인 영역(10)을 포함하며,
    상기 바디 영역(7)은 제 2 도전형의 적어도 하나의 고도핑 영역(8)을 포함하며, 상기 고도핑 영역(8)은 적어도 부분적으로 상기 소스 영역(6) 아래에 배치되며 적어도 부분적으로 상기 트렌치(2)에 인접하며, 상기 고농도 도핑 영역(8)의 구역내에서의 개시 전압은 상기 바디 영역(7)의 나머지 구역에서의 개시 전압보다 높은 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 고도핑 영역(8)의 두께는 상기 바디 영역(7) 두께의 최대 1/3인 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 고도핑 영역(8)의 두께는 상기 바디 영역(7) 두께의 최대 20%인 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 2개의 트렌치(2)를 포함하는 트랜지스터 셀로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 트렌치 벽은 상기 기판(1)의 (100)-결정 평면에 등가인 하나의 결정 평면과 일치하지 않게 정렬된 영역을 포함하고, 상기 트렌치(2)의 나머지 영역에서는 상기 결정 평면이 상기 트렌치(2)로부터 후퇴하여 배치된 트렌치(2)의 소정 영역에 적어도 하나의 상기 고도핑 영역(8)이 인접하는 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 4 항에 있어서,
    상기 적어도 2개 트렌치(2)의 교차에 의해서 형성되는 트랜지스터 셀의 에지를 포함하고 트렌치(2)의 나머지 영역에서는 트렌치(2)로부터 후퇴하여 배치된 트렌치(2)의 소정 영역에 적어도 하나의 상기 고도핑 영역(8)이 인접하는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 5 항에 있어서,
    상기 고도핑 영역(8)이 트렌치(2)로부터 후퇴하여 배치된 나머지 영역에서는 트렌치(2)와 고도핑 영역(8)간의 간격이 최대 1㎛인 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 4 항에 있어서,
    상기 트랜지스터 셀은 모든 면이 트렌치(2)에 의해서 둘러싸인 폐쇄 셀로서 형성되고, 상기 적어도 하나의 고도핑 영역(8)은 셀 에지로부터 트랜지스터 셀의 중심부까지 연장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 고도핑 영역(8)은 바디 영역(7) 및 소스 영역(6)의 콘택부(9)와 연결되는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제 9 항에 있어서,
    상기 콘택부(9)는 소스 영역(6)을 지나 바디 영역(7)까지 연장되는 트렌치 콘택으로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제 1 항 또는 제 2 항에 있어서,
    드레인 구역(10)에 인접하는 제 2 도전형의 애노드 구역(11)을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  12. 트렌치 형상의 게이트-전극을 포함하는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역을 제조하는 방법으로서,
    - 제 1 표면(3)을 갖는 제 1 도전형의 기판(1)을 제공하는 단계,
    - 제 1 도전형과 반대인 제 2 도전형의 바디 영역(7)을 상기 기판(1) 내부에 형성하는 단계로서, 상기 바디 영역(7)은 트렌치(2)의 형성 후에 트렌치(2)에 인접하며,
    - 제 2 도전형의 고도핑 영역(8)을 상기 바디 영역(7)의 상부 구역에 형성하는 단계로서, 상기 고도핑 영역(8)은 상기 트렌치(2)의 형성 후에 적어도 부분적으로 트렌치(2)에 인접하며,
    - 제 1 도전형의 소스 영역(6)을 상기 바디 영역(7) 위에 형성하는 단계로서, 상기 바디 영역(7)은 트렌치(2)의 형성 후에 트렌치(2)에 인접하고 기판(1)의 표면(3)으로부터 기판(1) 내부로 연장되며,
    - 상기 고도핑 영역(8)에서의 개시 전압이 바디 영역의 나머지 구역에서의 개시 전압보다 더 높도록 상기 고도핑 영역(8)을 도핑하는 단계를 포함하는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역 제조 방법.
  13. 제 12 항에 있어서,
    먼저, 상기 기판(1)의 표면(3)으로부터 기판(1) 내부로 연장되는 제 2 도전형의 영역으로서 상기 바디 영역(7) 및 고도핑 영역(8)을 형성하고,
    다음 제 1 도전형의 도펀트를 상기 기판(1)의 제 1 표면(3)을 통해 제공하여, 상기 바디 영역(7) 및 고도핑 영역(8)의 도펀트 농도보다 더 높은 도펀트 농도를 갖으며, 상기 바디 영역(7) 및 고도핑 영역(8)의 깊이보다 더 적은 침투 깊이를 갖는 소스 영역(6)을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역 제조 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 소스 영역(6)의 형성 후에 상기 소스 영역(6)을 지나 상기 바디 영역(7)에 이르는 트렌치 콘택(9)을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역 제조 방법.
  15. 트렌치 형상의 게이트-전극을 갖는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역을 제조하는 방법으로서,
    - 제 1 표면(3)을 갖는 제 1 도전형의 기판(1)을 제공하는 단계,
    - 제 1 도전형과 반대인 제 2 도전형의 바디 영역(7)을 기판(1) 내부에 형성하여, 트렌치(2)가 형성된 후 상기 바디 영역(7)이 상기 트렌치(2)와 인접하게 하는 단계,
    - 트렌치(2)의 형성 후 상기 트렌치(2)에 인접하고 상기 기판(1) 표면(3)으로부터 기판(1) 내부로 연장되는 제 1 도전형의 소스 영역(6)을 상기 바디 영역(7) 위에 형성하는 단계,
    - 상기 소스 영역(6)을 통과해 바디 영역(7)에 이르는 콘택홀(9)을 형성하는 단계,
    - 상기 콘택홀(9)을 통해 제 2 도전형의 고도핑 영역(8)을 형성하는 단계를 포함하는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역 제조 방법.
  16. 제 15 항에 있어서,
    먼저, 상기 기판(1) 표면(3)으로부터 기판(1) 내부로 연장되는 제 2 도전형의 영역으로서 바디 영역(7)을 형성하고,
    이후 제 1 도전형의 도펀트를 상기 기판(1) 제 1 표면(3)을 통해 제공하여, 상기 바디 영역(6)의 도펀트 농도보다 더 높은 도펀트 농도를 갖으며 상기 바디 영역(7)의 깊이보다 더 적은 침투 깊이를 갖는 소스 영역(6)을 형성하고,
    상기 콘택홀(9)을 통해 제 2 도전형의 도펀트를 제공하여, 상기 바디 영역(7)의 도펀트 농도보다 더 높은 도펀트 농도를 갖는 제 2 도전형의 고도핑 영역(8)을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 셀의 바디 영역 및 소스 영역 제조 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838735B1 (en) * 2000-02-24 2005-01-04 International Rectifier Corporation Trench FET with non overlapping poly and remote contact therefor
DE10009345C1 (de) * 2000-02-28 2001-07-19 Infineon Technologies Ag Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US20030151092A1 (en) * 2002-02-11 2003-08-14 Feng-Tso Chien Power mosfet device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance, and method of manafacturing the same
US6867083B2 (en) * 2003-05-01 2005-03-15 Semiconductor Components Industries, Llc Method of forming a body contact of a transistor and structure therefor
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7022564B1 (en) 2004-10-14 2006-04-04 Semiconductor Components Industries, L.L.C. Method of forming a low thermal resistance device and structure
US7138315B2 (en) * 2004-10-14 2006-11-21 Semiconductor Components Industries, L.L.C. Low thermal resistance semiconductor device and method therefor
JP4841829B2 (ja) * 2004-11-17 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102005030638A1 (de) * 2005-06-30 2007-01-11 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
WO2007060716A1 (ja) * 2005-11-22 2007-05-31 Shindengen Electric Manufacturing Co., Ltd. トレンチゲートパワー半導体装置
US7812409B2 (en) * 2006-12-04 2010-10-12 Force-Mos Technology Corp. Trench MOSFET with cell layout, ruggedness, truncated corners
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
JP2012084739A (ja) * 2010-10-13 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP5568036B2 (ja) 2011-03-09 2014-08-06 トヨタ自動車株式会社 Ｉｇｂｔ
BR112015024888B1 (pt) * 2013-04-02 2020-10-13 Toyota Jidosha Kabushiki Kaisha igbt com uso de eletrodo de porta de trincheira
US10608104B2 (en) 2014-03-28 2020-03-31 Infineon Technologies Ag Trench transistor device
JP5808842B2 (ja) * 2014-06-18 2015-11-10 ローム株式会社 半導体装置
TWI559531B (zh) * 2014-08-20 2016-11-21 新唐科技股份有限公司 絕緣閘極雙極性電晶體及其製造方法
US9412810B2 (en) * 2014-12-03 2016-08-09 Force Mos Technology Co., Ltd. Super-junction trench MOSFETs with closed cell layout having shielded gate
US9337328B1 (en) * 2014-12-03 2016-05-10 Force Mos Technology Co., Ltd. Super-junction trench MOSFETs with closed cell layout
US9293527B1 (en) * 2014-12-03 2016-03-22 Force Mos Technology Co., Ltd. Super-junction trench MOSFET structure
JP6528640B2 (ja) * 2015-10-22 2019-06-12 三菱電機株式会社 半導体装置及びその製造方法
DE102016107311B3 (de) * 2016-04-20 2017-08-31 Infineon Technologies Ag Elektronische schaltung mit halbleitervorrichtung mit transistorzelleinheiten mit verschiedenen schwellspannungen
WO2018016543A1 (ja) * 2016-07-19 2018-01-25 富士電機株式会社 半導体装置
JP2019083243A (ja) 2017-10-30 2019-05-30 株式会社東芝 半導体装置及びその製造方法
JP7231427B2 (ja) * 2019-02-08 2023-03-01 株式会社東芝 半導体装置
CN110473918A (zh) * 2019-08-30 2019-11-19 丽晶美能（北京）电子技术有限公司 沟槽式栅极结构igbt
CN113066861B (zh) * 2019-12-16 2023-04-07 株洲中车时代半导体有限公司 沟槽栅功率半导体器件及其制作方法
TWI739252B (zh) * 2019-12-25 2021-09-11 杰力科技股份有限公司 溝槽式mosfet元件及其製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2801085A1 (de) * 1977-01-11 1978-07-13 Zaidan Hojin Handotai Kenkyu Statischer induktionstransistor
JPS56165360A (en) * 1980-05-23 1981-12-18 Matsushita Electronics Corp Manufacture of semiconductor device
US4895810A (en) * 1986-03-21 1990-01-23 Advanced Power Technology, Inc. Iopographic pattern delineated power mosfet with profile tailored recessed source
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JPH0254969A (ja) * 1988-08-19 1990-02-23 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
US4994871A (en) 1988-12-02 1991-02-19 General Electric Company Insulated gate bipolar transistor with improved latch-up current level and safe operating area
GB9313843D0 (en) * 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
EP0748520B1 (de) * 1994-03-04 1998-12-16 Siemens Aktiengesellschaft Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
US5468982A (en) * 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JP3384198B2 (ja) 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5821583A (en) 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
GB2314206A (en) 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices
DE19705276A1 (de) 1996-12-06 1998-08-20 Semikron Elektronik Gmbh IGBT mit Trench-Gate-Struktur
KR100275756B1 (ko) * 1998-08-27 2000-12-15 김덕중 트렌치 절연 게이트 바이폴라 트랜지스터

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Publication number Publication date
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