KR100306342B1 - 고밀도트렌치dmos트랜지스터 - Google Patents

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Abstract

본 발명은 고밀도 트렌치 DMOS 트랜지스터에 관한 것으로서, 트렌치된 DMOS 트랜지스터의 셀 밀도는 깊이 P+ 보디 영역의 횡 방향 확산 문제를 해소하는 것으로 증가하는데, 이 문제는 하나의 에피텍셜층(12)으로 높은 에너지 주입을 사용하여 상기 깊이 P+ 보디 영역을 형성함으로서 해결되며, 상기 셀 밀도는 제곱인치당 1200만개 이상으로 향상되는 것을 특징으로 한다.

Description

고밀도 트렌치 ＤＭＯＳ 트랜지스터{HIGH DENSITY TRENCHED DMOS TRANSISTOR}
DMOS 트랜지스터는 공지된 장치이다. 통상, 이러한 트랜지스터는 전력 트랜지스터(power transistor)로서, 또는 집적회로에서 사용된다. 일부 DMOS 트랜지스터는 트렌치형 트랜지스터(trenched transistor)로서, 게이트 전극이 전도성 물질, 전형적으로 다결정 실리콘(폴리실리콘)이고 트랜지스터 기판내의 트렌치에 위치해 있는데, 상기 트렌치의 측벽 및 바닥은 이산화 실리콘으로 절연되어 있다. 상기 트렌치형 구조는 트랜지스터 밀도를 높여주는데, 즉 각각의 트랜지스터의 폴리실리콘 게이트에 의해 소비되는 기판 면적을 줄여준다. 통상, 이러한 트랜지스터는 많은 수(수천개)의 셀을 포함하는 저전압 응용 트랜지스터에서 사용된다. 각각의 셀은 기판으로 확산된 소스 영역 및 상기 게이트 전극 트렌치에 의해 한정된다.
트렌치형 게이트 전극을 사용하는 일반적인 DMOS 트랜지스터에서는, 트렌치의 바닥에서 발생하는 기초 드레인 영역으로의 파괴적인 항복(breakdown)을 피하기 위해서, 깊은 P+ 보디 영역(P+ deep body region)이 상기 트렌치의 바닥보다 더 깊게 기판(드레인 영역)으로 확장(extend)되도록 제조된다. 따라서 트렌치 바닥에서 발생하는 파괴적인 항복 대신에, 깊은 P+ 보디 영역의 최하위 부분에서 상기 기초 드레인 영역으로의 애벌런치 항복(avalanche breakdown)이 발생한다. 그러나, 이러한 트랜지스터의 셀 밀도는 소자의 물리적 제한, 즉 상기 깊은 P+ 보디 영역의 횡방향 확산(lateral diffusion)에 의해 제한된다. 즉, 기판으로 충분히 깊게 확장되는 깊은 P+ 보디 영역을 제공하기 위해, 주입시키는 단계는 상기 깊은 P+ 보디 영역이 횡방향으로 확산되게 한다. 만일 횡방향으로 너무 많이 확산되면, 인접하는 깊은 P+ 보디 영역과 합체되고 트랜지스터 성능이 떨어진다.
그러므로, 깊은 P+ 보디 영역이 기판으로 충분히 깊게 확장되도록 하기 위해, 각각의 트랜지스터 셀은 횡방향 확산이 이러한 합체를 일으키지 않도록 상대적으로 큰 면적을 가져야 한다. 이것은 각 셀이 소비하는 면적을 증가시키는데, 다시 말해서 트랜지스터의 크기를 증가시킨다. 주지된 바와 같이, 전력 MOSFET 공정의 궁극적 목적은 칩 면적을 최소화하는 것이다. 상기 깊은 P+ 보디 영역의 횡방향 확산은 트랜지스터 밀도의 최적화를 막아 칩 면적을 낭비하게 만든다.
요 약
본 발명에 따르면, 셀 밀도가 DMOS 트랜지스터에서 증가한다. 일부 실시예에서, 이것은 횡방향 확산이 거의 없거나 또는 전혀 없게 하여 깊은 P+ 보디 영역을매우 좁게(횡방향 관점에서)함으로써 이루어진다. 제 1 실시예에서, 상기 깊은 P+보디 영역은 상기 깊은 P+ 보디 영역이 기판 휠씬 아래로 들어가도록 높은 에너지(즉, 140 내지 160KeV)에서 주입된다. 이것은 이러한 깊은 P+ 보디 영역에 대해 수행되었던 종래의 주입 에너지(implantation energy)의 약 3배이다. 이러한 깊은(높은 에너지) 주입은 P 보디 확산이 이루어진 다음, 통상 높은 에너지에서 수행된다. 이것은 P+ 보디 확산의 양을 감소시키고, 이어지는 낮은 온도 사이클에 의해 깊은 P+ 보디 영역의 원하는 최종 깊이를 얻을 수 있게 한다.
제 2 실시예에서는 상기 높은 에너지의 깊은 P+ 보디 영역 주입에 추가하여, 상기 깊은 P+ 보디 영역이 상기 트렌치 깊이의 아래로 확장되지 않게 하면서 상기 보디 영역의 아래에 이중 에피텍셜층(double epitaxial layer)이 제공된다. 대신, 상기 이중 에피텍셜층은 상기 트렌치의 바닥으로부터 떨어져서 원하는 전류 경로를 제공한다. 이 제 2 실시예에서, 상기 깊은 P+ 보디 영역의 주입은 제 1 실시예에서 보다 낮은 에너지에서 실시된다.
제 3 실시예에서, 깊은 P+ 보디 영역의 주입은 전혀 실시되지 않으며 대신에 이중 에피텍셜층만 상기 보디 영역 아래에서 사용된다.
본 발명에 따르면, 셀 밀도가 제곱 인치당 1200 만개 이상으로 향상되었음이 확인되었다. 상기 세가지 실시예에 따를 경우, 상기 트렌치 바닥에서의 파괴적인 항복(과도한 국부적인 전기장에 기인한 산화게이트의 파괴를 동반하는 것이 특징임)을 피할 수 있는 장점이 있다.
본 발명은 트랜지스터에 관한 것으로, 특히 고밀도 트렌치(high density trenched) DMOS 트랜지스터에 관한 것이다.
도 1은 높은 에너지의 깊은 P+ 보디 영역의 주입을 사용하는 본 발명의 제 1 실시예에 따른 트랜지스터의 단면도,
도 2는 이중 에피텍셜층을 가지고 있고, 실시예 1보다 얕게 형성된 깊은 P+ 보디 영역의 주입을 사용하는 본 발명의 제 2 실시예에 따른 트랜지스터의 단면도이고,
도 3은 깊은 P+ 보디 영역의 주입은 실시하지 않고 이중 에피텍셜층만을 가지고 있는 본 발명의 제 3 실시예를 보여주는 도면이다.
실시예의 상세한 설명
도 1은 본 발명의 제 1 실시예에 따른 트랜지스터의 단면도를 보여주고 있다. 이 단면도가 수천개의 셀이 포함된 전형적인 트랜지스터의 몇몇 셀 부분을 전형적으로 도시하고 있는 도면이라는 것을 알 수 있다. 그러나, 단일 셀의 트랜지스터 역시 가능하다. 본 발명에서 설명하고 있는 것은 음(N)으로 도핑된 기판과 양(P)으로 도핑된 보디 영역 및 N 도핑된 소스 영역을 가진 트랜지스터에 관한 것으로서, 각 도핑 타입이 전도성 타입 면에서 반대가 되는 상보적인 소자 역시 가능하다.
또한, 상기 도면에 도시된 단면은 일정한 비율로 도시된 것이 아니고, 설명을 위한 것이다. 본 도면에 도시된 다양한 트랜지스터의 도핑된 영역은 설명을 위해 선으로 묘사하였다. 각 도면에는, 이해를 돕기 위해 유사한 구조에는 동일한 참조 번호를 기재하였다. 또한 본 명세서에 기재된 두께, 깊이, 폭, 도핑 농도, 선량(dosage) 및 주입 에너지 등의 여러 변수들은 설명을 위한 것으로서 제한되는 것은 아니다. 또한, 상기 양 및 음 타입의 불순물(dopant)들을 위한 여러 물질이 사용될 수 있다. 이러한 불순물 타입으로 종래의 기판이 사용될 수 있는데 이것에 제한되는 것은 아니다.
그러므로, 도 1은 통상적인 두께로 저항률이 1 내지 5 mΩ·㎝인 N+ 도핑된 드레인 영역(10)이 있는 트랜지스터의 여러 셀의 단면도이다. 통상적으로 금속화된 드레인 전극(도시하지 않음)은 이러한 드레인 영역(10)의 바닥면에 전기적 접촉으로서 형성된다. 0.7 내지 1.0 mΩ·㎝의 저항률, 따라서 보통 5×1015내지 1×1015/cm3의 불순물 레벨을 갖는 N- 도핑된 에피텍셜층(12)(에피텍셜층일 필요는 없으나 통상 그렇게 형성됨)이 상기 드레인 영역(10)(기판)상에서 성장된다. 상기 트랜지스터내의 에피텍셜층의 N- 도핑된 부분은 드리프트 영역(drift region)으로 불린다. 상기 에피텍셜층(12)은 보통 8 내지 12㎛의 전체 두께를 가지고 있다.
상기 에피텍셜층(12)의 상부에는 P 도핑된 보디 영역(14)이 형성된다. 상기 보디 영역(14)의 통상적인 불순물 레벨은 5×1015/cm3이다. 상기 보디 영역(14)의 부분을 포함하면 깊은 P+ 보디 영역(16)은 반도체 보디의 주 표면으로부터의 총 깊이가 2.5㎛ 이상이고, 바람직하게는 약 2.5㎛ 이다. 상기 깊은 P+ 보디 영역(16)의 일반적인 도핑 레벨은 2×1019/cm3이다.
상기 반도체 보디의 주 표면으로부터 상기 드리프트 영역(12)으로의 관통이 트렌치를 결정한다. 각 트렌치는 보통 두께가 0.07㎛인 산화게이트 층으로 라인이형성되어 있고 각 트렌치는 도전성의 도핑된 폴리실리콘 게이트 전극(22)로 채워져 있다. 각 트렌치의 일반적인 깊이는 1 내지 2㎛ 이다. 따라서, 전형적으로 깊은 P+보디 영역은 트렌치 바닥 아래로 0.5㎛ 이상 연장된다. 깊은 P+ 보디 영역은 후술하는 바와 같이 높은 에너지 주입에 의해 형성된다.
상기 에피텍셜층(12)의 상부에 형성된 N+ 도핑된 소스 영역(20)은 보통 0.5㎛ 깊이를 가진다. 상기 N+ 소스 영역(20)의 전형적인 도핑 레벨은 주 표면에서 6×1019/cm3이다. 트렌치는 각각의 소스 영역(20)의 중앙을 관통하고, 이러한 트렌치에 도전성 게이트 전극(22)이 형성된다. 또한, 각각의 깊은 P+ 보디 영역(16)의 바로 위에 P+ 도핑된 보디 접촉 영역(18)이 형성되어, 상기 보디 영역(14)과, 상기 소스 영역(20)과도 접촉하는 위에 덮여 있는 소스-보디 금속화 층(30)사이의 전기적 접촉을 촉진한다. 각각의 전도성 게이트 전극(22)의 상부를 절연하는 것은 BPSG(boro-phosphosilicate glass) 절연층(28)이다.
이하에서의 설명은 트랜지스터의 활성 부분(active portion)에 관한 것이다. 각각의 트랜지스터 활성 부분은 종단 부분(termination portion)으로 둘러싸여 있으며, 통상 이 종단 부분에는 도핑된 영역 및 가끔은 트렌치가 포함되어 있다. 통상적인 종단이 본 발명에 따라 적절하므로 상기 종단 부분은 본 명세서에서 기술하지 않는다.
유리하게는, 깊은 P+ 보디 영역(16)을 얻기 위해 높은 에너지 주입을 사용하는 이 구조는 깊은 P+ 보디 영역(16)의 최종 깊이를 얻는데 있어 추가적인 확산 시간을 줄이게 된다. 즉, 높은 에너지 주입 단계 자체가 깊은 보디 영역(16)의 최종 깊이를 얻게 하여 추가의 확산이 필요하지 않게 된다. 이 장점은 각각의 트랜지스터 셀의 횡방향 폭(횡방향 확산으로 인한)을 최소화하여 셀 면적 밀도가 최대로 되게 한다.
일반적인 각각의 트렌치의 폭은 0.8 내지 1.0㎛ 이다. 보통의 셀 피치는 6.0㎛ 이다. 이것은 높은 에너지의 깊은 P+ 보디 주입을 갖지 않는 종래 기술의 피치인 7.5㎛ 보다 향상된 것이다.
도 2는 본 발명의 제 2 실시예의 트랜지스터를 설명하고 있다. 구성 요소들의 대부분은 도 1과 유사하며 같은 참조 번호를 붙였다. 그러나, 이 트랜지스터는 5×1015/cm3농도로 N 도핑되고 1.0㎛의 두께를 지니는 제 2 (상부)에피텍셜층(드리프트 영역)(34)을 또한 포함하고 있다. 또한 이 트랜지스터의 각각의 셀에는 상기 트렌치의 바닥 만큼의 깊이로 연장되어 있지는 않으나 반도체 보디의 주 표면으로부터 약 0.5㎛ 정도 연장된 상대적으로 얕은, 깊은 P+ 보디 영역(36)이 포함되어 있다. 깊은 P+ 보디 영역(36)의 일반적인 도핑 농도는 1019/cm3이상이며, 바람직하게는 2×1019/cm3이다. 그리고, 이 경우, 비-파괴적인(애벌런치) 항복이 상기 깊은 P+ 보디 영역(36)과 기초 드레인 영역(10) 사이에서 발생한다. 이 실시예는 상기 제 1 실시예보다 한 가지 장점을 갖게 되는데, 상기 깊은 P+ 보디 영역(36)으로부터 횡으로 확장되는 기생 JFET(junction field effect transistor)가 상당히 감소될 수 있다는 것이다.
도 3에 도시된 제 3 실시예에는 도 2의 이중 에피텍셜층(드리프트 영역)이 포함되어 있으나 깊은 P+ 보디 영역은 포함되어 있지 않다. 따라서, 이것은 상기 도 2의 실시예보다 공정이 상대적으로 간단하다. 그러나 도 2의 실시예는 도 3의 실시예보다 일반적인 적용에서 보다 우수한 성능을 가지는데, 이는 도 3의 트랜지스터에는 일부 잠재적인 옥사이드 파괴 문제, 즉 깊은 P+ 보디 영역과 드레인 영역(10) 사이의 보다 높은 전기장으로 인한 트렌치의 바닥에서의 파괴적인 항복 문제가 있을 수 있기 때문이다.
도 3의 실시예의 경우, 깊은 P+ 보디 영역이 없기 때문에 오직 주 표면만이 보디 영역(14)에서 공핍된다. P+ 보디 접촉(20)이, 아래에 있는 드리프트 영역(34)에 근접하는 곳에서 애벌런치 항복이 있게 된다. 다른 점에서는, 도 3의 트랜지스터의 치수 및 변수들은 도 2의 것들과 유사하다.
도 1 내지 도 3의 실시예를 제조하는 예시적인 공정 흐름은 이하에 설명하도록 한다. (이 단계들은 종래의 단계라서 설명하지는 않는다.) 이 공정 흐름이 상기 도 1 내지 도 3의 구조를 제조하는 유일한 방법이 아니며 단순히 설명을 위한 것임이 이해되어야 한다. 또한, 본 명세서에 주어진 여러 변수들은 본 발명에 따른 구조 및 방법에 따라 변화될 수 있다. 다음의 공정 흐름은 이후 설명되는 모든 실시예에 적용된다.
1 내지 5 mΩ·㎝의 저항률을 갖고 종래 방법으로 제조되는 N+ 도핑된기판(10)에서 시작한다. 그 위에 저항률이 0.7 내지 1 mΩ·㎝이고 두께가 6 내지 11㎛ 인 에피텍셜층(12)을 성장시킨다. 도 2 및 도 3의 실시예의 경우, 다음으로 상기 제 1 에피텍셜층(12) 위에 제 2 에피텍셜층(34)를 성장시킨다. 이 제 2 에피텍셜층(34)은 저항률이 0.5 내지 0.6 mΩ·㎝ 인 보다 강하게 N 도핑된 타입이다.
다음으로 상기 에피텍셜층이 포함된 반도체 보디의 주 표면에 종래의 액티브 마스크층을 형성하고 패턴닝한다. 이 액티브 매트릭스 마스크는 산화물 또는 다른 적절한 물질일 수 있다. 이 액티브 마스크는 상기 트랜지스터의 활성 부분을 한정하고, 그 종단부는 마스킹하지 않는다. 도 1 내지 도 3의 각각의 실시예는 단지 활성 부분만을 설명하고 있으며 도면에는 도시되지 않은 도면 바깥쪽의 종단부가 있다는 것이 이해되어야 한다.
다음으로 트렌치 마스트층을 형성하고 패턴닝한다. 상기 트렌치 마스크를 패턴으로 사용하여, 상기 트렌치를 이방성(anisotropically)으로 에칭한다. 그리고 나서 상기 트렌치를 그 측벽 및 바닥이 매끈해지도록 산화 단계에 이르게 한다. 다음으로 산화게이트층(24)을 0.05 내지 0.07㎛ 두께로 성장시킨다. 그리고 폴리실리콘층을 상기 반도체 보디의 주 표면상에 형성하고 상기 트렌치 모두를 채운다. 다음으로 상기 폴리실리콘층을 N 타입 불순물로 도핑하여 최대 전도성을 얻는다.
다음으로 게이트 마스크 층(폴리 마스크)을 상기 폴리실리콘의 전체 표면상에 형성하고 패턴닝한다. 이 게이트 마스크는 상기 트렌치를 제외하고 폴리실리콘을 에칭하는데 사용되는 한편, 주 표면상의 게이트 접촉 핑거(gate contact finger)가 여러 트렌치내의 게이트 전극을 연결하도록 놓아둔다.
그리고 나서 블랭킷 P 타입 주입이 P 도핑된 보디 영역(14)을 형성한다. 이 주입은 50 내지 60 KeV의 에너지로 1013내지 1014/cm2의 선량을 사용하는데, 통상 N 채널 소자의 경우 불순물로서 붕소를 사용한다.
다음으로, P+ 영역 마스크층을 형성하고 패턴닝하고, P+ 영역이 형성되는 곳을 제외하고 상기 반도체 보디의 주 표면의 모든 부분은 마스킹하지 않는다. 도시된 바와 같이, 전형적으로 이러한 P+ 영역은 서로 인접하는 트렌치 쌍의 중간에 위치한다. 상기 마스크층을 패터닝한 후, P+ 주입이 붕소를 불순물로 사용하여 실행된다. 도 1 및 도 2의 실시예에서, 이 주입은 100 KeV 이상, 바람직하게는 140 내지 160 KeV의 에너지를 사용하며, 5×1015내지 1×1016/cm2의 선량을 사용한다. 도 3의 실시예의 경우, 50 내지 60 KeV의 낮은 주입 에너지를 사용하고 5×1015내지 1×1016/cm2의 선량을 사용한다. P+ 불순물은 붕소이다.
따라서, 도 1 및 도 2는 높은 에너지 P+ 주입을 나타내고, 도 3은 낮은 에너지 P+ 주입을 나타내는 것이다. 각각의 경우, P+ 주입은 P+ 도핑된 보디 접촉 영역(20)을 형성하고 도 1 및 도 2의 경우에는 동시에 깊은 P+ 보디 영역인 "16" 및 "36"을 각각 형성한다.
다음으로 상기 P+ 영역 마스크를 벗겨내고, N+ 소스 영역 마스크층을 형성하고 패턴닝하여 N+ 소스 영역(20)을 한정한다. 그 다음에 80 내지 100 KeV의 에너지 레벨 및 5×1015내지 8×1018/cm2의 선량으로 N+ 소스 주입을 실시한다. 이때, 불순물은 비소이다.
그리고 나서 상기 N+ 소스 마스크를 벗겨내고, 트렌치 마스크층을 형성하고, 패턴닝하여 트렌치를 한정한다.
다음으로, BPSG 층을 종래 방법으로 퇴적 및 도핑한다. 이 층의 두께는 1 내지 1.5㎛이다. 그리고 BPSG 마스크 층을 상기 BPSG 층상에 형성 및 패턴닝하고, 상기 BPSG 마스크를 BPSG를 에칭하는데 사용하여 각각의 전도성 게이트 전극(22)의 맨 위쪽을 절연하는 BPSG 영역(28)을 한정한다.
다음으로 종래의 단계에 의해 소자를 완성하는데, 즉, 상기 BPSG 마스크를 벗겨내고, 소스-보디 금속층을 퇴적시키며 이 금속층을 마스킹하여 소스-보디 접촉(30)을 한정한다. 그리고 패시베이션층을 형성하고 패드 마스크를 형성 및 패턴닝하며 상기 패시베이션층을 통해 상기 패드 접촉을 한정하는데 사용한다.
상기 금속층(30)의 형성은 기판의 뒷면상에 드레인(10)(도시하지 않음)과의 접촉을 형성하는 대응단계를 갖는다는 것이 이해되어야 한다.
따라서, (1) P+ 높은/낮은 에너지 주입 에너지 및 (2) 단일 또는 이중 에피텍셜층의 형성의 관점에서 변화가 있는 단일의 공정 흐름을 사용하여 도 1 내지 도 3의 각각의 실시예를 형성한다.
이상의 내용은 설명을 위한 것으로서 이것에 한정되는 것은 아니며, 당 기술분야의 통상의 지식을 가진 자에게는 첨부된 특허청구범위의 정신을 벗어나지 않는 범위내에서 추가의 다른 변형 및 수정이 가능한 것이다.

Claims (15)

  1. 주 표면을 갖는 반도체 보디에 각각 형성되는 복수의 셀을 구비하는 전계 효과 트랜지스터에 있어서,
    상기 각각의 셀은
    제 1 전도성 타입의 드레인 영역,
    상기 드레인 영역 위에 놓이고 제 1 전도성 타입이며 상기 드레인 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 드리프트 영역,
    상기 드리프트 영역 위에 놓이는 제 2 전도성 타입의 보디 영역,
    상기 보디 영역에서의 반도체 보디의 주 표면으로부터 상기 드리프트 영역으로 확장되는 전도성 게이트 전극, 및
    상기 반도체 보디의 주 표면에서 상기 전도성 게이트 전극에 인접하여 형성되는 제 1 전도성 타입의 소스 영역을 포함하고 있으며,
    나머지 부분보다 더 높은 불순물 농도를 가지는 보디 영역의 부분이 상기 전도성 게이트 전극보다 더 깊게 상기 드리프트 영역으로 확장되며,
    상기 반도체 보디의 주 표면에서 제곱 인치당 적어도 1200만개의 셀이 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 주 표면에서 상기 보디 영역내에 형성되고 제 2 전도성 타입이며 상기 보디 영역의 인접 부분의 불순물 농도보다 더 높은 불순물 농도를 가지는 보디 접촉 영역을 추가로 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 더 높은 불순물 농도를 가지는 보디 영역 부분은 불순물 농도가 2×1019/cm3이며, 상기 전도성 게이트 전극 보다 적어도 0.5㎛ 더 깊게 상기 드리프트 영역으로 확장되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 1 전도성 타입이고 주 표면을 갖는 기판을 제공하는 단계,
    상기 기판상에 제 1 전도성 타입의 에피텍셜층을 성장시키는 단계,
    상기 주 표면으로부터 상기 에피텍셜층으로 확장되는 트렌치를 에칭하는 단계,
    전도성 물질로 상기 트렌치를 채우는 단계,
    제 2 전도성 타입의 보디 영역을 주입하고 상기 에피텍셜층의 주 표면으로부터 상기 에피텍셜층으로 상기 보디 영역을 확장시키는 단계,
    상기 주 표면의 일부분을 마스킹하는 단계, 및
    상기 보디 영역의 주입 에너지 보다 더 높은 에너지로, 상기 주 표면의 마스크된 부분에 의해 한정되는 제 2 전도성 타입의 깊은 보디 영역을 주입하고 상기 보디 영역보다 더 깊게 상기 에피텍셜층으로 확장시키는 단계를 구비하고,
    상기 전계 효과 트랜지스터는 동시에 형성되는 이러한 복수의 셀 중 하나이고, 이러한 셀들이 상기 주 표면의 제곱 인치당 적어도 1200만개 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 더 높은 에너지 주입 단계에서는 적어도 100 KeV의 에너지를 사용하고, 상기 깊은 보디 영역은 상기 주 표면으로부터 적어도 1.5㎛ 확장되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  6. 제 1 전도성 타입의 기판,
    상기 기판상에 형성되고 상기 기판보다 불순물 농도가 더 낮은 제 1 전도성 타입의 제 1 드리프트 영역,
    상기 제 1 드리프트 영역 위에 놓이고 상기 기판 및 상기 제 1 드리프트 영역의 중간의 불순불 농도를 가지는 제 1 전도성 타입의 제 2 드리프트 영역,
    상기 제 2 드리프트 영역 위에 놓이는 제 2 전도성 타입의 보디 영역,
    상기 보디 영역의 주 표면으로부터 상기 제 1 드리프트 영역으로 확장되는 전도성 게이트 전극, 및
    상기 보디 영역의 주 표면에서 상기 전도성 게이트 전극에 인접하는 제 1 전도성 타입의 소스 영역을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    나머지 부분보다 더 높은 불순물 농도를 가지는 보디 영역 부분은 상기 보디 영역의 나머지 부분보다 더 깊게 상기 제 2 드리프트 영역으로 확장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 6 항에 있어서,
    상기 보디 영역의 주 표면에서 상기 보디 영역 내에 형성되고 상기 보디 영역의 인접 부분의 불순물 농도보다 더 높은 불순물 농도를 가지는 제 2 전도성 타입의 보디 접촉 영역을 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제 6 항에 있어서,
    상기 트랜지스터의 표면적은 1/1200만 제곱인치 이하인 것을 특징으로 하는전계 효과 트랜지스터.
  10. 제 7 항에 있어서,
    상기 더 높은 불순물 농도를 가지는 보디 영역 부분은 적어도 1019/cm3의 불순물 농도를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제 1 전도성 타입의 기판을 제공하는 단계,
    상기 기판상에 상기 기판 보다 더 낮은 불순물 농도를 갖는 제 1 전도성 타입의 제 1 에피텍셜층을 성장시키는 단계,
    상기 제 1 에피텍셜층상에 놓이고 상기 기판 및 상기 제 1 에피텍셜층의 중간의 불순물 농도를 가지는 제 1 전도성 타입의 제 2 에피텍셜층을 성장시키는 단계,
    상기 제 2 에피텍셜층에서 제 2 전도성 타입의 보디 영역을 형성하고 상기 제 2 에피텍셜층의 주 표면으로 확장시키는 단계,
    상기 주 표면으로부터 상기 제 1 에피테셜층으로 확장되는 전도성 게이트 전극을 형성하는 단계, 및
    상기 전도성 게이트 전극에 인접하고 상기 주 표면으로부터 상기 보디 영역으로 확장되는 제 1 전도성 타입의 소스 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 보디 영역보다 더 높은 도핑 농도로 제 2 전도성 타입의 깊은 보디 영역을 형성하고, 상기 보디 영역 보다 더 깊게 상기 제 1 에피텍셜층으로 확장시키는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 보디 영역의 인접 부분보다 더 높은 도핑 농도로, 상기 주 표면에서 상기 보디 영역내의 제 2 전도성 타입의 보디 접촉 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  14. 주 표면을 가지는 반도체 보디상에 각각 형성되는 복수의 셀을 구비한 전계 효과 트랜지스터에 있어서,
    상기 각각의 셀은
    제 1 전도성 타입의 드레인 영역,
    상기 드레인 영역 위에 놓이고 제 1 전도성 타입이며 상기 드레인 영역보다 낮은 불순물 농도를 가지는 드리프트 영역,
    상기 드리프트 영역 위에 놓이는 제 2 전도성 타입의 보디 영역,
    상기 보디 영역에서의 반도체 보디의 주 표면으로부터 상기 드리프트 영역으로 확장되는 전도성 게이트 전극, 및
    상기 반도체 보디의 주 표면에서 상기 전도성 게이트 전극에 인접하여 형성되는 제 1 전도성 타입의 소스 영역을 포함하고 있으며,
    나머지 부분보다 더 높은 불순물 농도를 가지는 보디 영역의 부분이 상기 전도성 게이트 전극보다 더 깊게 상기 드리프트 영역으로 확장되며,
    상기 주 표면에서 인접 셀 간의 피치는 6㎛인 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제 4 항에 있어서,
    상기 깊은 보디 영역은 높은 에너지를 사용하여 주입됨으로써 횡방향 확산없이 상기 보디 영역의 일부가 상기 에피텍셜층으로 보다 깊게 들어가는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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