TWI384620B - 具有金屬氧化半導體閘極式溝渠對溝渠之橫向電流流量之裝置、方法及系統 - Google Patents

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Description

具有金屬氧化半導體閘極式溝渠對溝渠之橫向電流流量之裝置、方法及系統
本申請案係關於雙擴散金屬氧化半導體或"DMOS"電力裝置，且特定言之係關於DMOS電晶體，其提供其源極/主體區域與其汲極區域之間的橫向載體流量，所有區域已沿已加以蝕刻至一半導體晶圓之表面中的溝渠之側壁加以形成。
應注意，以下說明的各點可反映從揭示之發明得到的後見之明，而且不必承認為先前技術。
DMOS電晶體已成為用於在低於約100伏特之電壓情況下進行切換的固態電力之優勢電晶體類型。已導致此優勢的一項創新係在美國專利4,767,722及5,034,785中加以說明的溝渠MOSFET之發展，兩項專利皆係以引用的方式併入本文中。溝渠DMOS電晶體或"TrenchFET"採用與傳統橫向或傳統垂直DMOS電晶體甚為相同的方式操作。在基本n通道DMOS電晶體中，重度摻雜源極區域係藉由相對較窄的p型主體區域與汲極區域分離。通常藉由沿較早用以引入p型主體摻雜物原子的同一邊緣引入n型摻雜物原子而形成源極區域。最常為摻雜多晶矽("polysilicon；多晶矽")的閘極區域係以電容方式與主體區域耦合。閘極上相對於源極引起的充分正電壓轉化主體區域之通常p型表面，從而形成一n型"通道"，其使n型載體(載體電子)從該裝置之源極區域流入汲極區域。汲極電極可形成於同源極/主體電極相同的表面上，或其可形成於晶圓之相對表面上。
金屬氧化半導體閘極式裝置(例如DMOS電晶體)的製造商已使用各種方法來減小其產品之特定導通電阻。為一裝置之導通電阻乘以其表面積的特定導通電阻係通常用作比較裝置性能之基礎的優點之一特徵。具有針對給定電壓的最低特定導通電阻之裝置最有效率地使用表面積。已用以製造商用DMOS電晶體的主要裝置結構包含橫向DMOS、垂直DMOS以及溝渠DMOS，其全部係分別顯示在圖2A至2C中。
已建議瞭解為"超級3D MOSFET"之第四類型的DMOS電晶體以進一步減小裝置大小，尤其對於以相對較低電壓操作的裝置而言。參見J.Sakakibara、N.Suzuki及H.Yamaguchi提出的"採用新概念電力裝置在300 V崩潰電壓條件下突破Si極限：超級3D MOSFET"，ISPSD，2002，第233至236頁；以及H.Yamaguchi、Y.Urakami及J.Sakakibara提出的"在100 V崩潰電壓條件下藉由超級3D MOSFET突破導通電阻Si極限"，第18屆全球電力半導體裝置及IC討論會(ISPSD)之會議錄，2006年6月4至8日。此等文章之兩者係以引用的方式併入本文中。
圖2D顯示超級3D MOSFET之圖式。應注意電流流量的主要方向係橫向：載體在一接近水平面上行進。因此，透過該裝置的單一水平切片將包含一操作DMOS電晶體。向下延伸的裝置可考量若干此類操作電晶體，其係向下堆疊以提供很大的總通道斷面。雖然超級3D MOSFET之概念係溝渠MOSFET延伸為三維，但是難以最佳化可用於其製造的半導體處理步驟之序列。
本申請案揭示用於向下延伸的電晶體結構之新方法、製造並使用該等電晶體結構之方法、包含許多此類電晶體結構之電晶體陣列以及包含此類電晶體結構的系統。
在一類別的具體實施例中，藉由橫向擴散接近於橫向源極區域的"深主體"區域而改良向下延伸的橫向電晶體之結構及操作，此舉會改良該裝置之電壓經受特性。
在另一類別的具體實施例中，當執行圖案化步驟時，藉由至少暫時填充所有開放溝渠來改良此類裝置的製造。為最佳化此點，較佳以各種方式，藉由在需要此類溝渠填充的程序之各階段中使用摻雜物來源及/或導體沈積來最佳化此類中間溝渠填充。個別步驟中的功能之此組合提供增效利益。
在某些類別的具體實施例中，在製造向下延伸的多溝渠裝置中，同時蝕刻不同類型的溝渠。
如以下說明，可增效地組合此等類別的具體實施例，或者可以使用所揭示的教示之部分。
揭示的創新在各種具體實施例中提供至少下列優點之一或多個：．較佳的功率效率。
．簡單的低功率電路及系統之設計(因為切換裝置中的導通電阻變為不那麼大的因素)。
．小型的系統，其能夠以汽車電壓來操作。
．固態切換裝置上減小的熱負擔。
．較少的歐姆損失。
．較簡單的製造。
．給定電壓及電流額定之減小的大小。
．減少的成本(對於給定電壓及電流額定而言)。
．低於200 V電壓情況下的改良式性能。
．可以採用極有限的總能量供應操作較長時間，及/或採用較多功能操作的系統。
．可以採用極有限的功率預算操作較長時間，及/或採用較多功能操作的系統。
．電池供電式系統之較長的操作壽命可以滿足高可靠性規格。
．為獲得給定操作規格及額定操作壽命，電池供電式系統的重量已減小。
．在電池更換無法存取的位置處實體上存取電池供電式系統的需求得到減少。
應注意，並非所有此等優點均必須存在於每一項具體實施例中。此外，此概要及優點並不限制此申請案之申請專利範圍。
將特定參考目前較佳具體實施例(藉由範例而非限制)說明本申請案之許多創新教示。
本申請案說明可用以製造超級3D DMOS電晶體的程序步驟之若干序列。此等程序序列之每一個的目標係僅當不存在未填充的溝渠時執行光遮蔽步驟，從而避免可能藉由在具有此類溝渠之表面上使用傳統光阻而引起的任何問題。說明製造具有一、二或三個分開之溝渠蝕刻步驟的序列。此外，詳細說明程序步驟之細節，該等步驟使源極及主體可在每一個源極/主體溝渠中接觸。
超級3D DMOS電晶體之結構包含三個溝渠，源極/主體、閘極以及汲極各具有一個溝渠。此等三個溝渠之每一個的蝕刻係一主要之程序步驟，因此有利的係每次蝕刻多於一個溝渠。假定需要蝕刻三個溝渠，圖12A之表顯示組合式蝕刻的可行性。
仔細查看此等可能的組合，前六個組合需要三個分開的溝渠蝕刻步驟。可以分開地蝕刻、氧化(若需要)、摻雜(若需要)及獨立地填充每一組溝渠而與另外兩組溝渠無關。在此等六個可能的製造序列中，唯一的要求係溝渠能夠執行所需要的功能。三種類型的溝渠之獨立性質使相同的溝渠形成步驟可採用任何順序加以執行。
當目標係同時蝕刻兩組溝渠並且第三次蝕刻第三組溝渠時，存在六個可行的製造序列。然而，選擇係首先還係其次執行溝渠蝕刻步驟(或各步驟)一般並不重要，因此雖然存在六個可行組合，但是表1僅顯示三列。所有此等溝渠蝕刻組合均可用以製造超級3D DMOS電晶體，其具有在此發明揭示內容中顯示的特定程序區塊。
圖3A至3J顯示依據此發明之一項具體實施例的超級3D DMOS電晶體之基本製造序列。應注意，儘管此序列為較佳範例，但其僅具說明性。此樣本製造序列包含下列處理步驟。(省略次要步驟，例如清理等。)
－步驟0至4：若源極/主體端子以及汲極端子欲在晶圓之前表面上，則可使用n型基板或輕度摻雜p型基板，而無需磊晶層。若汲極端子欲在與源極/主體端子相對的表面上，則需要n型矽或輕度摻雜p型矽之磊晶層。磊晶層應該形成於重度摻雜低電阻率n型晶圓上。在圖3A至3J所示的程序序列中，使用重度摻雜n型基板上的n型磊晶晶圓。形成介電層(或介電夾層)之步驟未加以顯示，但是其係在蝕刻閘極溝渠之前形成。
－步驟5至6：蝕刻用於源極/主體的溝渠以及用於汲極的溝渠。源極/主體溝渠係比汲極溝渠窄而且在該等溝渠之兩側上亦存在突出物。使源極/主體溝渠比汲極溝渠窄意指藉由p摻雜層來完全填充源極/主體溝渠，如附圖所示，而不填充汲極溝渠。突出物會產生p型主體區域，其係更接近於決定反向崩潰出現的位置之選擇位置處的重度摻雜汲極。此外，突出物的存在使其垂直表面可保持為摻雜p型而主要溝渠之側壁為摻雜n型。(此意外結果之細節係顯示在圖4A至4F中，且後來在本文中加以說明。)
－步驟7：使用一各向同性蝕刻程序，在不使用光罩的情況下從除源極/主體溝渠以外的所有表面移除p摻雜層。源極/主體溝渠之較窄寬度會導致此等溝渠完全得以填充。因此，各向同性蝕刻程序從除源極/主體溝渠以外的任何其他位置蝕刻p摻雜層。
－步驟8：汲極溝渠係蝕刻得較深，從而允許與底層低電阻率n型材料接觸，此舉使汲極端子(或其他端子)可得以形成於晶圓之背面上。(可以在製造序列中於別處執行加深此等溝渠之步驟。然而，當亦摻雜源極區域時，執行蝕刻步驟現在使汲極溝渠之所有表面可在步驟12中採用n型摻雜物加以重度摻雜。)
－步驟9至10：執行高溫度步驟以將沈積層中的p型摻雜物擴散至源極/主體溝渠之側壁中。接著，從源極/主體溝渠之側壁(突出物中的材料除外)移除包含p型摻雜物的層。(聯結圖4A至4F在本文之部分中更詳細地說明可依照以獲得此結果的特定步驟。)
－步驟11至12：沈積一n摻雜層以便其完全填充源極/主體溝渠以及汲極溝渠。執行高溫度步驟以將沈積膜中的n型摻雜物擴散至源極/主體溝渠之曝露側壁以及汲極溝渠之所有側壁中。保護突出物之表面，因此不會有n型摻雜在其中出現。
－步驟13：將n摻雜層留在適當位置，遮蔽且蝕刻晶圓之表面以形成與多晶矽閘極的接點。(因為晶圓之表面為相對平整，所以可以使用傳統遮蔽方式。)
－步驟14：顯示實質上完整的裝置。當然可以添加其他隨後步驟以獲得額外互連、鈍化、其他組件及/或頂側焊接。
在具有兩個溝渠蝕刻步驟的圖3A至3J之序列中，先蝕刻閘極溝渠，然後蝕刻源極/主體以及汲極溝渠。然而，可以倒轉順序並首先形成源極/主體以及汲極溝渠，然後形成閘極溝渠。
圖4A至4F顯示一組替代性程序步驟之細節，該等步驟使源極區域以及主體區域可沿溝渠之側壁而接觸。
圖11A至11F顯示一組替代性程序步驟之細節，該等步驟使源極區域以及主體區域可沿溝渠之側壁而接觸。
圖5A至5D顯示在該裝置之頂部表面上沒有汲極導體層情況下圖3A至3J之程序序列的變化。至汲極端子的存取係在晶圓之背面上而且需要具有磊晶層的晶圓。若使用圖3A至3J之程序序列，則源極/主體、閘極以及汲極導體係全部存在於晶圓之頂部表面上，而且不需要磊晶晶圓。然而，一個晶圓表面上存在所有三個端子可能會使裝置佈局複雜化且亦減小裝置密度。若所有三個端子係在頂部表面上，則可以消除圖3A至3J流程之"步驟8"。
在圖3A等及圖5A等之程序序列中，同時蝕刻源極/主體溝渠以及汲極溝渠。亦可以在不同步驟中蝕刻此等兩組溝渠之每一組，但是此類程序序列將一或多個深溝渠蝕刻步驟添加至程序流程。參考圖3，"步驟5"將加以改變為反映僅源極/主體溝渠之蝕刻而"步驟8"將為添加汲極溝渠蝕刻的情況。採用三組溝渠，可使用具有各種蝕刻序列的各種溝渠組合，如較早所說明且如圖12A所顯示。
藉由同時蝕刻閘極、源極/主體以及汲極溝渠，可視需要地將所用的溝渠蝕刻步驟之數目從兩個減少至一個。已同時蝕刻源極/主體、閘極以及汲極溝渠的部分程序序列採用圖6A至6D所示的步驟來取代圖3A至3J之步驟1至5。圖6A至6D之此程序序列使多晶矽層及閘極氧化物可在從源極/主體及汲極溝渠加以移除的同時保持在閘極溝渠中。閘極氧化物層及多晶矽層以及額外犧牲層會組合以填充閘極溝渠，因此傳統遮蔽技術可用以遮蔽閘極溝渠中的多晶矽層。(亦可以僅使用一蝕刻從源極/主體及汲極溝渠移除多晶矽層，但是在此實例中，多晶矽層僅保持在溝渠中，而且若多晶矽層係在頂部表面上，則與閘極的接觸可能會更困難)。隨步驟5之後，執行圖3A至3J所示的程序序列之步驟6至16。
在圖3A至3J以及圖5A至5D之"步驟16"中沈積的導體層可以係溝渠中的金屬、矽化物、摻雜多晶矽或材料(例如摻雜多晶矽及金屬)之夾層以及接觸該表面上之溝渠中的導電層之金屬。
圖3A至3J所示的裝置幾何形狀係若干可行幾何形狀之一。圖7A至7E顯示各種溝渠組合。源極/主體、閘極以及汲極溝渠可以係實質上分離的或可以係連續的，如圖12B之表所示，其名稱為"3D溝渠組合"。
藉由增加閘極與N＋汲極區域之間的距離，可以增加超級3D MOSFET之崩潰電壓。此變化係在圖8A及8C中顯示為針對具有連續汲極結構的超級3D DMOS電晶體，以及在圖8B顯示為針對具有分離汲極結構的3D DMOS電晶體。
除圖3A至8C所示之交叉型幾何形狀以外的其他幾何形狀亦可用於超級3D DMOS電晶體。三個此類幾何形狀之一俯視圖係顯示在圖9A至9C中，而且其他此類幾何形狀之俯視圖係顯示在圖10A至10C中。圖9A之正方形幾何形狀可加以修改以產生如圖10A所示的矩形幾何形狀，而圖9B及9C中可加以反向的源極以及汲極區域之位置可進行交換以產生如圖10B及圖10C所示的幾何形狀。其他幾何形狀(例如圓形、三角形、八邊形等)可替代圖9及圖10所示的幾何形狀，而裝置功能不變。
超級3D DMOS電晶體之成功製造係藉由若干問題而複雜化，該等問題包含以下列舉的必須加以解決之問題。
1.必須在溝渠側壁上形成源極、主體、閘極以及汲極區域。
2.必須精確地控制主體區域之摻雜輪廓以及源極區域之摻雜輪廓以產生具有預定臨界電壓以及崩潰電壓的DMOS電晶體。
3.主體擴散區域應該包含深主體區域，其引導流經敏感通道區域周圍的主體區域之任何高電流(例如以反向崩潰形式)以預防通道之表面上不合需要的損壞。
在說明一般程序流程之後，說明用以解決此等四個問題的特定技術。其他製造細節(例如蝕刻用於源極/主體、閘極以及汲極區域的溝渠，以及形成與此等三個區域之每一個的電接點)已在較大程度上得到解決且併入製造序列中而不加以詳細說明。
圖3A至3J顯示用以製造超級3D DMOS電晶體的樣本程序序列。最左行顯示結構在每一個階段中的俯視圖，中間圖顯示AA'處的垂直斷面圖，以及最右行顯示BB'處的水平斷面圖。
開始(步驟0)，原料係N/N+或n型基板。閘極溝渠，形成閘極氧化物，並沈積多晶矽。此形成閘極130以及閘極氧化物132。(見圖3A)
步驟1.遮蔽並蝕刻多晶矽層。
步驟2.蝕刻用於源極/主體區域以及用於汲極區域的溝渠。(應注意源極/主體溝渠係比汲極溝渠窄。)
步驟3.沈積P摻雜層(氧化物、多晶矽、矽等)以填充源極/主體溝渠，但是不填充汲極溝渠。(藉由挑選程序工程師很瞭解的正確沈積厚度來達到此填充關係。)(見圖3B)
步驟4.非選擇性地蝕刻P摻雜層，從而將其僅留在源極/主體溝渠中。(見圖3C)
步驟5.進一步蝕刻汲極溝渠，直至其達到N+基板(若存在)。(見圖3D)
步驟6.藉由執行p型擴散區域來摻雜主體區域。此形成一深主體擴散區域120之第一部分，以及將自我對準至源極擴散區域之淺主體擴散區域。(見圖3E)
步驟7.蝕刻P摻雜層，從而將其僅留在源極/主體溝渠之"切口"中。
步驟8.在源極/主體以及汲極溝渠中沈積N摻雜層(氧化物、多晶矽、矽等)。
步驟9.藉由執行n型擴散區域來摻雜源極以及汲極區 域。此形成源極擴散區域110以及汲極擴散區域140。因為p型摻雜源仍存在於源極/主體溝渠之切口中，進一步地p型摻雜在此時可超擴散以增強深主體擴散區域120。請注意，因為當主體擴散係較早，自相同位置之源極擴散被超擴散，此二擴散係自我對準。然而，此對於深主體擴散區域120並非為真，因為這些(非源極擴散)係自源極/主體溝渠之側壁中之切口而被超擴散。(見圖3F)
步驟10.遮蔽多晶矽層並蝕刻多晶矽接點。(見圖3G)請注意在此步驟期間沒有開口之溝渠：閘極溝渠已維持填滿，且源極與汲極溝渠仍填滿n型摻雜源，以及提供深主體之溝渠的短區段(或切口)仍以p型摻雜源之剩餘部分填滿。
圖11.將N摻雜層從源極/主體溝渠以及汲極溝渠完全蝕刻掉。(見圖3H)
步驟12.在P摻雜層係介電質的情況下蝕刻該摻雜層。(此層在其係導電體的情況下可留下。)(見圖3I)
步驟13.沈積金屬層。遮蔽並蝕刻金屬層。此形成源極接觸金屬化區域108以及汲極接觸金屬化區域138。(見圖3J)
圖4A至4F顯示圖3之程序序列方面的變化，其中已改變步驟14。(僅顯示程序步驟13至16。)
步驟13.遮蔽多晶矽。蝕刻多晶矽接點。
步驟14.將N摻雜層僅從源極/主體溝渠完全蝕刻掉。
步驟15.將P摻雜層僅從源極/主體溝渠完全蝕刻掉。
步驟16.沈積金屬層。遮蔽並蝕刻金屬層。
圖5A至5D顯示另一程序序列，其僅需要一個溝渠蝕刻 步驟。(僅顯示程序步驟0至6。)
步驟0.原料：N/N+或n型基板。
步驟1.蝕刻閘極、源極/主體以及汲極溝渠。
步驟2.形成閘極氧化物。
步驟3.沈積多晶矽層(應注意，僅閘極溝渠係藉由多晶矽沈積所填充)。
步驟4.形成填充其他溝渠的犧牲層。
步驟5.遮蔽並蝕刻未遮蔽區域中的犧牲層、多晶矽層以及閘極氧化物層。
步驟6.沈積P摻雜層(氧化物、多晶矽、矽等)以填充源極/主體溝渠，但是不填充汲極溝渠。
另外的步驟係(例如)圖3之序列中的步驟。
圖6A至6D顯示另一組替代性程序步驟，其可與圖3A至3J或其他圖之程序具體實施例組合。
圖7A至7E顯示用於交叉型超級3D DMOS電晶體的各種溝渠組合：
a.閘極溝渠分離，源極/主體以及汲極溝渠連續。
b.閘極溝渠以及源極/主體溝渠分離，汲極溝渠連續。
c.閘極溝渠以及汲極溝渠分離，源極/主體溝渠連續。
d.閘極溝渠連續，源極/主體溝渠以及汲極溝渠分離。
e.閘極溝渠、源極/主體溝渠以及汲極溝渠分離。
圖8A及8B顯示如何藉由連續汲極溝渠結構中的幾何形狀修改來增加崩潰電壓的兩個範例。
圖8C顯示如何藉由不連續汲極溝渠結構中的幾何形狀修 改來增加崩潰電壓的一範例。此等修改的"超級3D" DMOS電晶體結構不同於圖3及4之電晶體結構，因為已藉由從閘極移開N+汲極區域而改良崩潰電壓。此顯示如何針對不同操作電壓來最佳化結構。
圖9A至9C顯示額外的超級3D DMOS電晶體陣列幾何形狀。應注意此等陣列幾何形狀提供很密集包裝的電晶體結構，其具有每單位表面積極高的通道斷面。
圖9A顯示具有正方形源極以及汲極的樣本佈局。
圖9B顯示具有正方形源極以及正方形網孔狀汲極的樣本佈局。
圖9C顯示具有六邊形源極以及六邊形網孔狀汲極的樣本佈局。
圖10A至10C顯示圖9A至9C之超級3D DMOS電晶體幾何形狀方面的額外變化。此外，應注意已達到很密集的包裝。可視需要地，且電力裝置設計者應瞭解，圖9A至9C之各圖所示的幾何形狀修改可與圖10A至10C所示的幾何形狀修改組合。
圖10A顯示具有矩形源極以及汲極的樣本佈局。
圖10B顯示具有正方形網孔狀源極以及正方形汲極的樣本佈局。
圖10C顯示具有六邊形網孔狀源極以及六邊形汲極的樣本佈局。
圖1A至1C顯示如圖3A至6D之固態實體的一裝置之固態實體。圖1A顯示一樣本裝置具體實施例之一區段，如藉由 導引至圖3J之處理而製造。此圖係一向下延伸橫向裝置之一截面正視圖，故並非所有相關裝置之結構可見於此圖中；圖1B以及1C顯示此相同裝置之一水平切片。藉由源極金屬化區域108所接觸之源極擴散區域110係藉由一淺主體116(可見於圖1B)而圍繞。絕緣閘極130係電容地耦接以控制在淺主體中一通道區域之反轉，而允許多數的載體通過(在開啟狀態中)至淺汲極(藉由該大塊半導體材料所提供)以及深汲極擴散區域。
在此範例實施例中，源極擴散區域110係n型，主體116以及深主體120係p型，且汲極擴散區域140係n型。較佳地，磊晶材料也為n型，但較源極或汲極擴散區域少量地摻雜。
圖1C顯示此一裝置在"開啟"狀態中於某中間深度處之水平切片中的載體密度。
圖1B顯示空乏區域如何在反向偏壓條件下展開。熟習電力裝置之技術人士應瞭解，此兩個圖式的組合說明所揭示的裝置在Denso公告案內很重要的優點：圖1B顯示藉由深主體至淺汲極接面來部分地決定空乏區域之外形。此意指，與如圖2D之裝置的裝置相比，在關閉狀態中額外空乏寬度會存在於淺主體/通道區域中。而且在崩潰條件下之電流大量地繞道該通道而有利於深主體，此降低裝置損壞之機會。
下列為各種樣本具體實施例中的某些樣本尺寸。當然，由裝置工程師實際上選擇用於樣本實施方案的尺寸將依據許多因素加以最佳化，該等因素不僅包含程序效率而且包 含特定應用之規格，以及不同參數之臨界性。
a.溝渠深度：5至100 um
b.溝渠寬度：.5至5 um
c.接面與溝渠側壁的距離：
1)源極：.15至1 um
2)主體、深主體：.25至1.0 um
3)汲極：.25至2.5 um
d.深主體至汲極：2至20 V：1.0至3.0 um
20至80 V：3.0至10 um
80至300 V：10至25 um
本圖式將閘極溝渠顯示為比深主體擴散區域更接近於汲極溝渠。在一理想裝置中，深主體擴散區域與閘極溝渠具有離汲極區域相同的距離或比閘極溝渠稍微接近於汲極區域。
樣本系統具體實施例
以上說明的各種類別的裝置結構及操作方法係咸信可針對給定電壓額定及表面積提供獨特低的導通狀態阻抗。在此類裝置周圍建立的低功率系統因此可以達到較少的功率消耗以及較長的功能持續時間。
此類系統之一類別包含根據固定能量預算來操作的系統，例如在電源係電容器或小型電池的情況下。在此類情況下，具有以上說明的裝置之系統的改良意指可將切換操作更自由地設計成系統之基本排序，因為電流路徑中每一次切換的能量成本係較少。
此類系統之另一類別包含根據固定電力預算來操作的系 統，例如在電源係小型太陽能陣列的情況下。在電力受限條件下，具有以上說明的裝置之系統的改良意指在此舉另外可能已不可行的情況下系統可以停留在操作中。
此類系統之另一類型包含其中可用電源具有引起不方便之低電壓的系統。在此類情況下，具有以上說明的裝置之系統的改良意指先前在輸入側上的歐姆損失可能已禁止的情況下可以設計電壓轉換或逆向級。
在醫療電子設備中，此類系統達到外科手術之間較長的間隔。此舉可以拯救生命。
另一預想的系統具體實施例係晶片上完全電力轉換器，其僅使用晶片外離散電感器(及可能的電容器)。在電壓增壓應用中，此可以採用裝置次要側上的較大不同汲極間距來加以實施。
圖13A顯示一樣本系統具體實施例，其中將如以上說明的低阻抗開關用以改良汽車應用中的高側驅動器之效率。
圖13B顯示另一系統具體實施例，其中設計用以採用低電壓供應運行的增壓轉換器係整合在單一晶片上(離散電抗除外)。
此等具體實施例僅為其中電源供應具有引起不方便之低功率或能量或電壓約束的許多情況之範例。在許多情況下，此亦可以意指可以滿足另外可能不切實可行的功能規格。
以此方式改良各種系統。此可以包含藉由電池供電、藉由儲存在電容中的能量暫時供電、藉由太陽能供電的系統；從資料線竊取電力的系統；及/或從壓電設備獲得電 力輸入的系統；小型螺線管產生器；或環境RF場。
修改與變化
熟習此項技術人士應認識到，本申請案中說明的創新概念可在大量應用範圍內加以修改及改變，而且相應地，專利主旨之範疇不受所提供的特定示範性教示之任一者的限制。預計包含在隨附申請專利範圍之精神及較廣範疇內的所有此類替代性具體實施例、修改及變化。
例如，如上所述，可針對特定操作電壓範圍來修改結構。各種陣列幾何形狀亦可行。
另外舉例而言，該結構可以係矽、矽鍺、碳化矽鍺或其他間接或直接能帶隙元素或化合物或合金半導體。然而，矽由於深溝渠蝕刻以及溝渠側壁處理的成熟技術而咸信為尤其有利，此已為矽電力裝置技術專家所熟知。
本申請案中的任何說明均不應視為暗示任何特定元件、步驟或功能係必須包含在申請專利範圍之範疇內的本質元件：專利主旨之範疇係僅由容許的申請專利範圍所定義。
所申請的申請專利範圍係預計為儘可能全面，而且任何主旨均不能有意加以讓渡、專用或放棄。
所揭示的發明已參考附圖加以說明，該等附圖顯示本發明之重要樣本具體實施例而且係以引用的方式併入說明書中，在該等圖式中：圖1A、1B及1C示意性地顯示一樣本裝置之一部分的垂直斷面圖，連同該裝置在開啟及關閉狀態中的載體密度之 水平切片視圖。
圖2A至2D分別顯示橫向DMOS、垂直DMOS、溝渠DMOS以及超級3D DMOS之已知組態。
圖3A至3J顯示一樣本較佳具體實施例中的程序步驟之一序列。
圖4A至4F顯示可用以修改圖3A至3J之序列的替代性程序步驟之一序列。
圖5A至5D顯示可用以修改圖3A至3J或其他圖式之序列的替代性程序步驟之另一序列。
圖6A至6D顯示可用以修改圖3A至3J或其他圖式之序列的替代性程序步驟之一序列。
圖7A至7E顯示用於具有各種不同優點的替代性佈局之替代性幾何形狀。
圖8A、8B、8C顯示如何可以針對不同電壓範圍來調整裝置幾何形狀。
圖9A、9B、9C、10A、10B及10C顯示各種電晶體陣列幾何形狀。
圖11A至11F顯示可用以修改圖3A至3J或其他圖式之序列的替代性程序步驟之一序列。
圖12A及12B係用以說明較佳幾何形狀選項之優點的兩個表。
圖13A至13B顯示樣本系統具體實施例。
(無元件符號說明)

Claims (46)

  1. 一種三維主動裝置結構，其包括：一向下延伸的源極擴散區域，其具有一第一導電率類型；一向下延伸的主體擴散區域，其具有一第二導電率類型，且橫向地定位成鄰近於該源極擴散區域；一向下延伸的深主體擴散區域，其具有一第二導電率類型，且橫向地鄰近於該主體擴散區域；一向下延伸的閘極電極，其係橫向地定位成接近於該主體擴散區域之至少部分且與其絕緣；以及一向下延伸的汲極，其加以定位以便該主體擴散區域係橫向地插入於該汲極與該源極之間；其中該等源極、主體、深主體、閘極以及汲極共同地界定多個不同水平面之每一個中之一個別DMOS型裝置結構。
  2. 如請求項1之結構，進一步包括一與該汲極電接觸的導體。
  3. 如請求項1之結構，進一步包括一垂直側壁式向下延伸溝渠，其係採用一與該汲極擴散區域電接觸的摻雜半導體材料填充。
  4. 如請求項1之結構，其中該等擴散區域本質上由矽中之一摻雜物組成。
  5. 如請求項1之結構，其中該第一導電率類型係N型。
  6. 如請求項1之結構，其中該等源極以及主體擴散區域係 皆橫向地從一單一溝渠向外擴散；而且該深主體擴散區域並不單獨地對應於來自該單一溝渠的外部擴散區域。
  7. 如請求項1之結構，其中藉由絕緣體橫向地包圍該閘極電極。
  8. 一種向下延伸的橫向導電裝置結構，其包括：一合併式源極/主體溝渠，以及鄰近於其側壁之具有相反導電率類型的源極及深主體擴散區域；其中該溝渠於存在該等源極擴散區域的位置處係較窄；一源極接觸導體，其延伸至該合併式溝渠中，而且與該等源極及深主體擴散區域接觸；一閘極溝渠，其包含以電容方式與該主體擴散區域耦合的導電材料；以及一向下延伸的汲極擴散區域，其係橫向地隔開，以在至少某些條件下從該源極擴散區域接收電荷載體。
  9. 如請求項8之結構，進一步包括一與該汲極擴散區域電接觸的導體。
  10. 如請求項8之結構，進一步包括一垂直側壁式向下延伸溝渠，其係採用一與該汲極擴散區域電接觸的摻雜半導體材料填充。
  11. 如請求項8之結構，其中該源極/主體溝渠具有垂直側壁。
  12. 如請求項8之結構，其中該源極/主體溝渠在其該等側壁中於不存在該等源極擴散區域的任何處具有切口。
  13. 如請求項8之結構，其中該等擴散區域包括矽加上一摻 雜物。
  14. 如請求項8之結構，其中該源極擴散區域係N型。
  15. 如請求項8之結構，其中藉由一從實質上與該源極擴散區域相同之源極位置向外擴散的第二類型主體擴散區域來橫向地包圍該源極擴散區域。
  16. 如請求項8之結構，其中由絕緣體橫向地包圍該閘極溝渠中的該導電材料。
  17. 一種多溝渠裝置結構，其包括：一第一溝渠、一鄰近於該第一溝渠之該等側壁的第一類型源極擴散區域，以及一包圍該源極擴散區域的第二類型主體擴散區域；一額外溝渠，其包括運行至該第一溝渠中的多個分離式短溝渠片段，該等額外溝渠之該等片段係由一第二類型深主體擴散區域橫向地毗連；一源極接觸導體，其延伸至該等第一及第二額外溝渠之合併式組合中；一第二溝渠，其包含橫向地定位成接近於該第二導電率類型之一半導體材料的導電材料；以及一向下延伸的汲極擴散區域，其係鄰近於一第三溝渠且橫向地隔開，以在至少某些條件下從該源極擴散區域接收電荷載體。
  18. 如請求項17之結構，進一步包括一與該汲極擴散區域電接觸的導體。
  19. 如請求項17之結構，其中該第三溝渠係採用一與該汲極 擴散區域電接觸的摻雜半導體材料所填充。
  20. 如請求項17之結構，其中該半導體材料係矽。
  21. 如請求項17之結構，其中該第一導電率類型係N型。
  22. 如請求項17之結構，其中該源極擴散區域係藉由一從該第一溝渠向外擴散的第二類型主體擴散區域遠離該第一溝渠而橫向地包圍；且其中除從該等額外溝渠片段向外擴散的該主體擴散區域以外，與該等第二溝渠片段毗連的該第二導電率類型半導體材料包括一額外第二導電率類型擴散區域。
  23. 如請求項17之結構，其中絕緣體橫向地包圍該第二溝渠中的該導電材料。
  24. 如請求項17之結構，其中該等溝渠之至少某些溝渠具有一比其最小寬度大10倍以上的深度。
  25. 如請求項8之結構，其中該等溝渠之至少某些溝渠一具有比其最小寬度大10倍以上的深度。
  26. 如請求項1之結構，其中該等溝渠之至少某些溝渠具有一比其最小寬度大10倍以上的深度。
  27. 一種裝置結構的陣列，其包含複數個如請求項17之多溝渠裝置結構。
  28. 一種裝置結構的陣列，其包含複數個如請求項8之向下延伸的橫向導電裝置結構。
  29. 一種裝置結構的陣列，其包含複數個如請求項1之三維主動裝置結構。
  30. 一種製造一多溝渠裝置結構的方法，其在各種時間情況 下包括下列動作：蝕刻第一、額外、第二及第三溝渠蝕刻至一半導體材料，而且摻雜該等溝渠之側壁以便該等第一溝渠之摻雜側壁界定源極區域，該等額外溝渠之摻雜側壁界定深主體區域，該等第二溝渠界定閘極區域，以及該等第三溝渠之摻雜側壁界定汲極區域；其中該等源極、主體、深主體、閘極以及汲極區域在各種深度情況下共同地界定一DMOS型電晶體，其提供可控制橫向電流流量；以及圖案化並蝕刻薄膜導體，從而提供一完整的操作裝置；其中在填充所有蝕刻溝渠的情況下實質上執行該等圖案化步驟之全部，且其中在該等圖案化步驟之至少某些期間，採用一摻雜物來源或導體填充該等溝渠之至少某些。
  31. 如請求項30之方法，其中該半導體材料係矽。
  32. 如請求項30之方法，其中該源極區域係N型。
  33. 如請求項30之方法，其中絕緣體橫向地包圍該閘極。
  34. 一種製造一多溝渠裝置結構的方法，其在各種時間情況下包括下列動作：在一半導體材料中蝕刻多個溝渠，並且不同地摻雜該等溝渠之各種側壁，使得鄰近於各種該等溝渠的各種擴散區域界定下向延伸源極、主體、深主體以及汲極區域；並且製造一以電容方式與該等圖案化及蝕刻薄膜導體耦合的向下延伸閘極電極，以提供一完整的操作裝 置，其中該等源極、主體、深主體、閘極以及汲極區域在各種深度情況下共同地界定一DMOS型電晶體，其提供可控制橫向電流流量；以及在每一次該圖案化操作期間，至少暫時地填充該等溝渠之所有開放者。
  35. 如請求項34之方法，其中該半導體材料係矽。
  36. 如請求項34之方法，其中該源極區域係N型。
  37. 如請求項34之方法，其中絕緣體橫向地包圍該閘極。
  38. 一種用以建立一向下延伸之水平導電主動裝置的方法，其在各種時間情況下包括下列動作：同時蝕刻複數個源極溝渠以及複數個汲極溝渠；在該等源極溝渠之該等側壁上形成一第一導電率類型之向下延伸的源極區域，並且形成一與該等源極區域自對準的第二導電率類型之向下延伸的主體區域；蝕刻複數個閘極溝渠，其係藉由該等主體以及深主體擴散區域與該等源極區域分離，且在該等閘極溝渠中或周圍形成向下延伸的閘極電極；以及在該等汲極溝渠中或周圍形成向下延伸的汲極結構；其中該等向下延伸的源極、主體、閘極以及汲極區域在各種深度情況下共同地界定一DMOS型電晶體，其提供可控制橫向電流流量。
  39. 如請求項38之方法，其中該源極區域係N型。
  40. 如請求項38之方法，其中絕緣體橫向地包圍該閘極。
  41. 一種用以建立一向下延伸之水平導電主動裝置的方法， 其在各種時間情況下包括下列動作：同時蝕刻複數個第一溝渠以及複數個第二溝渠，其中該等第一溝渠在其該等側壁中具有切口，並且其中該等第一溝渠具有一小於該等第二溝渠之最小寬度的最小寬度；在該等第一溝渠之該等側壁上形成一第一導電率類型之向下延伸的源極區域，形成一與該等源極區域自對準之第二導電率類型之向下延伸的主體區域，以及形成與該等切口自對準之該第二導電率類型之向下延伸的深主體區域；蝕刻藉由該等主體及深主體擴散區域與該等源極區域分離的複數個第三溝渠，並且在該等第三溝渠中或周圍形成向下延伸的閘極電極；以及在該等第二溝渠中形成向下延伸的汲極結構；其中該等向下延伸的源極、主體、深主體、閘極以及汲極區域在各種深度情況下，共同地界定一DMOS型電晶體，其提供可控制橫向電流流量。
  42. 如請求項41之方法，其中該源極區域係N型。
  43. 如請求項41之方法，其中絕緣體橫向地包圍該閘極。
  44. 一種用以操作一金屬氧化半導體閘極式向下延伸之橫向電流裝置的方法，其包括下列動作：在一第一條件下，偏壓一向下延伸的閘極電極，以控制與一向下延伸的源極擴散區域橫向地鄰接之一向下延伸的通道/淺主體擴散區域中的載體濃度，且因而允許大 多數載體透過該通道從該源極區域傳輸至一向下延伸的汲極擴散區域；以及在一第二條件下，藉由使亦從橫向延伸之深主體從該源極擴散區域附近朝該源極擴散區域比該淺主體擴散區域更遠地空乏，協助從該通道周圍空乏載體。
  45. 如請求項44之方法，其中該源極區域係N型。
  46. 如請求項44之方法，其中絕緣體橫向地包圍該閘極。
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