JP4830360B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4830360B2 JP4830360B2 JP2005177762A JP2005177762A JP4830360B2 JP 4830360 B2 JP4830360 B2 JP 4830360B2 JP 2005177762 A JP2005177762 A JP 2005177762A JP 2005177762 A JP2005177762 A JP 2005177762A JP 4830360 B2 JP4830360 B2 JP 4830360B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- region
- forming
- dummy
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 131
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims description 99
- 239000012535 impurity Substances 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 52
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明の第1実施形態について説明する。本実施形態は、パワーMOSFETが備えられた半導体装置に対して本発明の一実施形態が適用されたものである。図1は、その半導体装置に備えられるパワーMOSFETの主要部の斜視断面図を示す。以下、この図に基づいてパワーMOSFETの構成について説明する。
まず、n+型基板1を用意する。そして、n+型基板1の上にシリコン酸化膜15を熱酸化又はCVD法等によって形成する。そして、フォトリソグラフィ工程により、シリコン酸化膜15のうちトレンチ2およびダミートレンチ12の形成予定領域をエッチングして開口させる。このとき、図6(a)のC−C断面方向における開口部の幅をトレンチ2およびダミートレンチ12の幅Wと一致させるようにしている。
次に、シリコン酸化膜15をマスクとして、例えば10〜100μmの深さのトレンチエッチングを行う。これにより、n+型基板1のうちドレイン領域となる領域以外が除去され、トレンチ2およびダミートレンチ12が形成される。このときのトレンチエッチングはドライエッチングでも良く、ウェットエッチングでも良い。
続いて、トレンチ2およびダミートレンチ12の内壁面にn型ドリフト領域3を成膜する。このとき、例えばエピタキシャル成長によってn型ドリフト領域3を形成しているため、n型ドリフト領域3は略均等の膜厚及び略均等な濃度分布で形成される。さらに、n型ドリフト領域3を覆うように、p型ベース領域4を成膜する。このp型ベース領域4についても例えばエピタキシャル成長によって成膜しているため、p型ベース領域4は略均等な膜厚及び略均等な濃度分布で形成される。
次に、p型ベース領域4を覆うと共に、トレンチ2およびダミートレンチ12をすべて埋め込むようにn+型ソース領域5を成膜する。このn+型ソース領域5についても例えばエピタキシャル成長によって成膜しているため、n+型ソース領域5は略均等な膜厚及び略均等な濃度分布で形成される。なお、このとき、n+型ソース領域5はn型不純物をドーピングしたポリシリコン膜を堆積することによって形成しても良い。
基板表面側から平坦化のための研磨処理を行い、例えばシリコン酸化膜15をエッチングストッパーとして、n+型ソース領域5、p型ベース領域4及びn型ドリフト領域3を平坦化する。
続いて、基板表面全面にCVD法等によってシリコン酸化膜16を形成する。その後、フォトリソグラフィ工程により、MOSゲート用トレンチ6を形成する予定の領域においてシリコン酸化膜16を開口させる。
シリコン酸化膜16及びシリコン酸化膜15をマスクとして、例えば10〜100μmの深さのトレンチエッチングを行う。このときのトレンチエッチングはドライエッチングでも良く、ウェットエッチングでも良い。これにより、n+型ソース領域5からp型ベース領域4を貫通してドリフト領域3まで達するMOSゲート用トレンチ6が形成される。この後、シリコン酸化膜16及びシリコン酸化膜15を除去する。
そして、ゲート酸化によりMOSゲート用トレンチ6の内壁にゲート酸化膜7を形成し、さらに、ゲート酸化膜7内をn+型ポリシリコンで埋め込むことによりゲート電極8を形成する。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、トレンチ2とダミートレンチ12のレイアウトのみが相違し、その他の点に関してはすべて同様であるため、異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対して、トレンチ2とダミートレンチ12のレイアウトのみが相違し、その他の点に関してはすべて同様であるため、異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態の半導体装置は、第2実施形態に対して、トレンチ2とダミートレンチ12を長手方向の中間位置で分離するという第3実施形態を組み合わせたものである。
本発明の第5実施形態について説明する。本実施形態の半導体装置は、第4実施形態に対して、トレンチ2の集合体が形成される素子領域の形状が四角形ではない場合において、素子領域を大きさが異なる複数の領域に分離するようにしたものである。
本発明の第6実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、トレンチ2の集合体が形成される素子領域を複数の領域に分離され、かつ、分離された各領域の外周がダミートレンチ12で囲まれるようにしたものである。
本発明の第7実施形態について説明する。本実施形態は、ウェハの1つのショット中に異なる複数の半導体装置を形成する場合に、上記第1〜第6実施形態を適用するものである。
本発明の第8実施形態について説明する。本実施形態は、上記各実施形態に示される半導体装置を製造する際に、各半導体装置がチップに分割されるときに使用されるスクライブ領域にもダミートレンチ12を形成するものである。以下、上記第1実施形態の半導体装置を製造する場合を例に挙げて説明するが、上記各実施形態すべてに対して適用可能である。
本発明の第9実施形態について説明する。本実施形態は、上記各実施形態に対して、さらにウェハ外周部、つまりチップにならない領域にもダミートレンチ12を形成するものである。以下、上記第8実施形態に対して、ウェハ外周部にもダミートレンチ12を形成する場合を例に挙げて説明するが、上記各実施形態すべてに対して適用可能である。
上記実施形態では、ダミートレンチ12内に形成される各不純物層が電気的にフローティング状態となるようにしているが、必ずしもフローティング状態にしなければならない訳ではない。すなわち、各不純物層をどこかの部位に対して電気的に接続し、その部位の電位に固定されるようにしても良い。ただし、上述したように、ダミートレンチ12内に形成された各不純物層を通じてリーク電流が発生することや外部から瞬時の電圧が加わった際に電気ノイズが発生する可能性があることを考慮すると、デバイスとして機能しない各不純物層をフローティング状態にしておく方が好ましい。
Claims (17)
- ドレインとなる第1導電型半導体基板(1)の主表面に形成した素子形成用トレンチ(2)内にエピタキシャル成長を用いて形成された不純物層となる第1導電型ドリフト層(3)、第2導電型ベース層(4)、第1導電型ソース層(5)を有し、かつ、前記ソース層(5)から前記ドリフト層(3)に達するトレンチ(6)内に形成されたゲート酸化膜(7)とゲート電極(8)からなるトレンチゲートを有し、さらに、前記ソース層(5)と前記ベース層(4)に接続されたソース電極(10)と前記ドレインとなる前記半導体基板(1)に接続されたドレイン電極(11)を有するMOS型半導体素子が備えられる素子領域と、前記半導体基板(1)のうち前記素子領域の周辺領域となるフィールド領域を備えた半導体装置であって、
前記素子領域は、前記素子形成用トレンチ(2)が複数本ストライプ状に並べられた集合体とされることで多角形状とされており、
前記フィールド領域は、該フィールド領域のうち前記素子領域の外縁に位置する部位において、少なくとも前記素子領域の外縁の一辺に沿うように、前記素子形成用トレンチ(2)と同一幅かつ該素子形成用トレンチ(2)の長手方向と同じ方向を長手方向とするダミートレンチ(12)が形成され、該ダミートレンチ(12)内にも前記不純物層となる前記エピタキシャル成長を用いて形成された不純物層となる第1導電型ドリフト層(3)、第2導電型ベース層(4)、第1導電型ソース層(5)が形成され、かつ前記ダミートレンチ(12)内には前記トレンチゲートが形成されておらず、前記ダミートレンチ(12)内の前記ソース層(5)が前記ソース電極(10)に接続されていないことを特徴とする半導体装置。 - 前記ダミートレンチ(12)は、前記素子領域の外周すべてを囲んでいることを特徴とする請求項1に記載の半導体装置。
- 前記ダミートレンチ(12)は、複数本がストライプ状に並べられていることを特徴とする請求項1または2に記載の半導体装置。
- 前記ストライプ状に並べられた前記素子形成用トレンチ(2)同士の間隔と、前記ストライプ状に並べられた前記ダミートレンチ(12)同士の間隔とが均一になっていることを特徴とする請求項3に記載の半導体装置。
- 前記ダミートレンチ(12)は、前記素子形成用トレンチ(2)を長手方向において更に延設することで形成されており、
前記ダミートレンチ(12)と前記素子形成用トレンチ(2)が繋がっていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。 - 前記ダミートレンチ(12)は、前記素子形成用トレンチ(2)を長手方向において更に延設することで形成されており、
前記ダミートレンチ(12)と前記素子形成用トレンチ(2)が所定間隔(d)離されて分離されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。 - 前記素子形成用トレンチ(2)および前記ダミートレンチ(12)は、共に、これらの長手方向において複数に分離されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- 前記素子形成用トレンチ(2)および前記ダミートレンチ(12)は、前記半導体素子が形成されたチップの二等分線を中心として線対称となるように複数に分離されていることを特徴とする請求項7に記載の半導体装置。
- 前記素子領域は複数あり、複数の前記素子領域それぞれが前記ダミートレンチ(12)によって囲まれていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- 複数の前記素子領域は同じ大きさになっていることを特徴とする請求項8または9に記載の半導体装置。
- 前記素子領域と前記ダミートレンチとの間の距離が均一になっていることを特徴とする請求項8ないし10のいずれか1つに記載の半導体装置。
- 分離された前記素子領域同士の間隔と、分離された前記ダミートレンチ同士の間隔と、前記素子領域と前記ダミートレンチのうち隣り合うもの同士の間隔がすべて均一になっていることを特徴とする請求項8に記載の半導体装置。
- 前記ダミートレンチ(12)の少なくとも一部の上に、前記素子形成用トレンチ(2)の上に形成される層間絶縁膜(13)よりも厚い酸化膜(14)が形成されていることを特徴とする請求項1ないし12のいずれか1つに記載の半導体装置。
- スクライブ領域によりチップ単位に区画された半導体ウェハ(20)の各チップに、MOS型の半導体素子が構成されてなる素子領域および該素子領域の周辺領域となるフィールド領域を構成したのち、前記スクライブ領域で前記チップ単位に分割することで形成される半導体装置の製造方法であって、
前記半導体ウェハ(20)を用意する工程と、
前記半導体ウェハ(20)のうち前記チップとなる部分の前記素子領域に、素子形成用トレンチ(2)を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、前記チップとなる部分の前記フィールド領域に、前記素子領域の外縁の少なくとも一辺に沿うように、前記素子形成用トレンチ(2)と同一幅かつ該素子形成用トレンチ(2)の長手方向と同じ方向を長手方向とするダミートレンチ(12)を形成する工程と、
前記素子形成用トレンチ(2)および前記ダミートレンチ(12)内に、エピタキシャル成長を用いて前記不純物層となる第1導電型ドリフト層(3)、第2導電型ベース層(4)、第1導電型ソース層(5)を形成する工程と、
前記素子形成用トレンチ(2)および前記ダミートレンチ(12)のうち、前記素子形成用トレンチ(2)内にのみ、前記ソース層(5)から前記ドリフト層(3)に達するトレンチ(6)を形成すると共に、該トレンチ(6)内にゲート酸化膜(7)とゲート電極(8)からなるトレンチゲートを形成する工程と、
前記素子形成用トレンチ(2)内の前記ソース層(5)に電気的に接続され、かつ、前記ダミートレンチ(12)内の前記ソース層(5)には電気的に接続されないソース電極(10)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記チップとして大きさが異なる複数のチップが所定のレイアウトで集合配置させたものを1ショットとし、前記半導体ウェハ(20)内の各ショットを同じレイアウトとすることを特徴とする請求項14に記載の半導体装置の製造方法。
- スクライブ領域によりチップ単位に区画された半導体ウェハ(20)の各チップに、MOS型の半導体素子が構成されてなる素子領域および該素子領域の周辺領域となるフィールド領域を構成したのち、前記スクライブ領域で前記チップ単位に分割することで形成される半導体装置の製造方法であって、
前記半導体ウェハ(20)を用意する工程と、
前記半導体ウェハ(20)のうち前記チップとなる部分の前記素子領域に、素子形成用トレンチ(2)を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、前記チップとなる部分の前記フィールド領域に、前記素子領域の外縁の少なくとも一辺に沿うように、前記素子形成用トレンチ(2)と同一幅かつ該素子形成用トレンチ(2)の長手方向と同じ方向を長手方向とするダミートレンチ(12)を形成し、さらに同時に、前記スクライブ領域にも、前記ダミートレンチ(12)を形成する工程と、
前記素子形成用トレンチ(2)と前記ダミートレンチ(12)内にエピタキシャル成長を用いて不純物層となる第1導電型ドリフト層(3)、第2導電型ベース層(4)、第1導電型ソース層(5)を形成する工程と、
前記素子形成用トレンチ(2)および前記ダミートレンチ(12)のうち、前記素子形成用トレンチ(2)内にのみ、前記ソース層(5)から前記ドリフト層(3)に達するトレンチ(6)を形成すると共に、該トレンチ(6)内にゲート酸化膜(7)とゲート電極(8)からなるトレンチゲートを形成する工程と、
前記素子形成用トレンチ(2)内の前記ソース層(5)に電気的に接続され、かつ、前記ダミートレンチ(12)内の前記ソース層(5)には電気的に接続されないソース電極(10)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - スクライブ領域によりチップ単位に区画された半導体ウェハ(20)の各チップに、半導体素子が構成されてなる素子領域および該素子領域の周辺領域となるフィールド領域を構成したのち、前記スクライブ領域で前記チップ単位に分割することで形成される半導体装置の製造方法であって、
前記半導体ウェハ(20)を用意する工程と、
前記半導体ウェハ(20)のうち前記チップとなる部分の前記素子領域に、素子形成用トレンチ(2)を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、前記チップとなる部分の前記フィールド領域に、前記素子領域の外縁の少なくとも一辺に沿うように、前記素子形成用トレンチ(2)と同一幅かつ該素子形成用トレンチ(2)の長手方向と同じ方向を長手方向とするダミートレンチ(12)を形成し、さらに同時に、前記半導体ウェハ(20)のうち前記チップとならない部分に相当するウェハ外周部(20b)にも、前記チップの外縁に沿うように、前記ダミートレンチ(12)を形成する工程と、
前記素子形成用トレンチ(2)と前記ダミートレンチ(12)内にエピタキシャル成長を用いて不純物層となる第1導電型ドリフト層(3)、第2導電型ベース層(4)、第1導電型ソース層(5)を形成する工程と、
前記素子形成用トレンチ(2)および前記ダミートレンチ(12)のうち、前記素子形成用トレンチ(2)内にのみ、前記ソース層(5)から前記ドリフト層(3)に達するトレンチ(6)を形成すると共に、該トレンチ(6)内にゲート酸化膜(7)とゲート電極(8)からなるトレンチゲートを形成する工程と、
前記素子形成用トレンチ(2)内の前記ソース層(5)に電気的に接続され、かつ、前記ダミートレンチ(12)内の前記ソース層(5)には電気的に接続されないソース電極(10)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005177762A JP4830360B2 (ja) | 2005-06-17 | 2005-06-17 | 半導体装置およびその製造方法 |
US11/439,971 US7564095B2 (en) | 2005-06-17 | 2006-05-25 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005177762A JP4830360B2 (ja) | 2005-06-17 | 2005-06-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006351930A JP2006351930A (ja) | 2006-12-28 |
JP4830360B2 true JP4830360B2 (ja) | 2011-12-07 |
Family
ID=37573922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005177762A Expired - Fee Related JP4830360B2 (ja) | 2005-06-17 | 2005-06-17 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7564095B2 (ja) |
JP (1) | JP4830360B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10847648B2 (en) | 2018-02-14 | 2020-11-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4830360B2 (ja) * | 2005-06-17 | 2011-12-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
WO2008066999A2 (en) * | 2006-09-08 | 2008-06-05 | Blanchard Richard A | Devices, methods, and systems with mos-gated trench-to-trench lateral current flow |
US7557406B2 (en) * | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
US7859037B2 (en) | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
US20110101452A1 (en) * | 2008-05-28 | 2011-05-05 | Nxp B.V. | Trench gate semiconductor device and method of manufacturing thereof |
US7919347B2 (en) * | 2009-01-06 | 2011-04-05 | International Business Machines Corporation | Methods of fabricating P-I-N diodes, structures for P-I-N diodes and design structure for P-I-N diodes |
DE102009001919B4 (de) * | 2009-03-26 | 2013-10-02 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zum Herstellen einer Mehrzahl von integrierten Halbleiterbauelementen |
JP2012059931A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 半導体装置 |
US20120068222A1 (en) * | 2010-09-21 | 2012-03-22 | Kabushiki Kaisha Toshiba | Semiconductor Device and Method for Manufacturing the Same |
CN102412299A (zh) * | 2010-09-21 | 2012-04-11 | 株式会社东芝 | 半导体装置及其制造方法 |
JP2012204563A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体素子及び半導体素子の製造方法 |
US8951842B2 (en) | 2012-01-12 | 2015-02-10 | Micron Technology, Inc. | Semiconductor growth substrates and associated systems and methods for die singulation |
TW201430957A (zh) * | 2013-01-25 | 2014-08-01 | Anpec Electronics Corp | 半導體功率元件的製作方法 |
US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
JP6686398B2 (ja) | 2015-12-03 | 2020-04-22 | 富士電機株式会社 | 半導体装置 |
CN105762147B (zh) * | 2016-04-14 | 2018-10-26 | 株洲中车时代电气股份有限公司 | 一种半导体功率器件版图 |
US10468402B1 (en) | 2018-07-25 | 2019-11-05 | Semiconductor Components Industries, Llc | Trench diode and method of forming the same |
JP6996461B2 (ja) * | 2018-09-11 | 2022-01-17 | 株式会社デンソー | 半導体装置 |
CN116779649B (zh) * | 2023-08-18 | 2023-12-01 | 深圳市锐骏半导体股份有限公司 | 半导体功率器件版图 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19703611A1 (de) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen |
JP3356162B2 (ja) | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP3508686B2 (ja) * | 2000-03-16 | 2004-03-22 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP3534084B2 (ja) | 2001-04-18 | 2004-06-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
DE10158798A1 (de) * | 2001-11-30 | 2003-06-18 | Infineon Technologies Ag | Kondensator und Verfahren zum Herstellen eines Kondensators |
JP3971670B2 (ja) * | 2002-06-28 | 2007-09-05 | 新電元工業株式会社 | 半導体装置 |
JP4830360B2 (ja) * | 2005-06-17 | 2011-12-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2005
- 2005-06-17 JP JP2005177762A patent/JP4830360B2/ja not_active Expired - Fee Related
-
2006
- 2006-05-25 US US11/439,971 patent/US7564095B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10847648B2 (en) | 2018-02-14 | 2020-11-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2006351930A (ja) | 2006-12-28 |
US20060286751A1 (en) | 2006-12-21 |
US7564095B2 (en) | 2009-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4830360B2 (ja) | 半導体装置およびその製造方法 | |
JP4453671B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
TWI469348B (zh) | 自對準方法製備的半導體功率裝置以及更加可靠的電接觸 | |
US8338907B2 (en) | Semiconductor device and method of manufacturing the same | |
US8344457B2 (en) | Insulated-gate semiconductor device with protection diode | |
US7732869B2 (en) | Insulated-gate semiconductor device | |
US8350325B2 (en) | Power semiconductor device | |
TWI412086B (zh) | 用於絕緣層上覆半導體溝渠裝置之自我對準體接點及其製造方法 | |
JP5551213B2 (ja) | 半導体装置の製造方法 | |
US20020155685A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US20110284957A1 (en) | Semiconductor device and method for manufacturing the same | |
JPWO2005062386A1 (ja) | 縦型ゲート半導体装置およびその製造方法 | |
JP2020136472A (ja) | 半導体装置 | |
CN108962993A (zh) | 半导体装置及其制造方法 | |
CN104347625A (zh) | 集成电路以及制造集成电路的方法 | |
US20180076313A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
US11705506B2 (en) | Lateral trench transistor device | |
JP4623656B2 (ja) | 縦型ゲート半導体装置およびその製造方法 | |
JP2019176077A (ja) | 半導体装置 | |
KR100443976B1 (ko) | 소스-다운 fet | |
KR102400895B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP2019161034A (ja) | 半導体装置の製造方法および半導体装置 | |
US7714382B2 (en) | Trench gate semiconductor with NPN junctions beneath shallow trench isolation structures | |
CN111540784B (zh) | 半导体器件及制造半导体器件的方法 | |
KR101357620B1 (ko) | 반도체 장치용 3d 채널 구조물 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070723 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110905 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |