CN104347625A - 集成电路以及制造集成电路的方法 - Google Patents

集成电路以及制造集成电路的方法 Download PDF

Info

Publication number
CN104347625A
CN104347625A CN201410354654.4A CN201410354654A CN104347625A CN 104347625 A CN104347625 A CN 104347625A CN 201410354654 A CN201410354654 A CN 201410354654A CN 104347625 A CN104347625 A CN 104347625A
Authority
CN
China
Prior art keywords
trench portions
trench
electrode
capacitors
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410354654.4A
Other languages
English (en)
Other versions
CN104347625B (zh
Inventor
A·梅瑟
M·聪德尔
T·施勒塞尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104347625A publication Critical patent/CN104347625A/zh
Application granted granted Critical
Publication of CN104347625B publication Critical patent/CN104347625B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提出一种集成电路以及制造集成电路的方法。该集成电路形成于半导体衬底中。该集成电路包括形成于该半导体衬底的第一主表面中的沟槽。该沟槽包括第一沟槽部分和第二沟槽部分。该第一沟槽部分与第二沟槽部分相连接。第一和第二沟槽部分的开口与第一主表面相邻。该集成电路进一步包括沟槽晶体管结构，沟槽晶体管结构包括设置在第一沟槽部分中的栅极电极，以及包括电容器电介质和第一电容器电极的沟槽电容器结构。电容器电介质和第一电容器电极布置在第二沟槽部分中。该第一电容器电极包括与第二沟槽部分的侧壁共形的层。

Description

集成电路以及制造集成电路的方法
技术领域
本发明涉及集成电路，并且更具体地涉及集成电路以及制造集成电路的方法。
背景技术
包括诸如功率MOSFET(金属氧化物半导体场效应晶体管)的功率晶体管的集成电路通常包括MOSFET的单元阵列。一些功率半导体设备还包括具有大电容的电容器。
根据已知概念，平面电容器被布置在半导体芯片上。期望功率半导体设备中有所改进的电容器集成方案。
发明内容
根据一个实施例，一种半导体衬底中的半导体电路包括该半导体衬底的第一主表面中的沟槽，该沟槽包括第一沟槽部分和第二沟槽部分，该第一沟槽部分以横向方向与第二沟槽部分相连接。该集成电路进一步包括沟槽传导结构，沟槽传导结构包括传导材料和沟槽电容器结构，该传导材料被布置在第一沟槽部分之中，沟槽电容器结构包括布置在第二沟槽部分中的电容器电介质和第一电容器电极。该第一电容器电极包括对第二沟槽部分的侧壁加衬的分层。
根据一个实施例，一种在半导体衬底中制造集成电路的方法包括在该半导体衬底的第一主表面中形成沟槽，该沟槽包括第一沟槽部分和第二沟槽部分，该第一沟槽部分以横向方向与第二沟槽部分相连接。该方法进一步包括在该第一沟槽部分中形成包括传导材料的沟槽传导结构，并且在该第二沟槽部分中形成包括电容器电介质和第一电容器电极的沟槽电容器结构。该第一电容器电极包括对第二沟槽部分的侧壁加衬的分层。
根据另外的实施例，一种在半导体衬底中制造集成电路的方法包括使用掩膜在该半导体衬底的第一主表面中蚀刻出沟槽，该掩膜包括第一掩膜开口部分和第二掩膜开口部分。该第二掩膜开口部分具有比第一掩膜开口部分更大的宽度。该方法进一步包括形成沟槽晶体管结构，这包括在第一沟槽部分中形成栅极电极，该第一沟槽部分在该第一掩膜开口部分下方限定于该半导体衬底之中，并且在第二沟槽部分中形成包括电容器电介质和第一电容器电极的沟槽电容器结构。该第二沟槽部分在该第二掩膜开口部分下方限定于该半导体衬底之中。
附图说明
包括附图以提供对本发明实施例的进一步理解并且结合于此构成该说明书的一部分。附图图示了本发明的实施例并且连同描述一起用来对原则加以解释。本发明的其它实施例以及许多预期优势将被轻易地意识到，因为它们通过参考以下详细描述而获得了更好的理解。附图的要素并非必然相对于彼此依比例进行绘制。同样的附图标记指示相对应的相似部分。
图1示出了根据一个实施例集成电路的在平行于衬底表面的平面中的截面图；
图2A示出了关于图1所示的晶体管的衬底表面垂直取得的截面图；
图2B图示了图1的集成电路的电容器区域的截面图示例；
图2C示出了图1所示的集成电路的电容器区域的截面图另外的示例；
图2D图示了图1所示的集成电路的连接部分的截面图；
图2E图示出其方向关于图2A至2D所示的截面图的方向有所倾斜的截面图；
图3A图示了用于限定各种沟槽部分的掩膜的示例；
图3B和3C图示了当执行根据一个实施例的方法时的半导体衬底的截面图；
图4A和4B图示了形成第一多晶硅层之后的半导体衬底的截面图；
图5A和5B图示了形成第二多晶硅层之后的半导体衬底的截面图；
图6A和6B图示了形成第二多晶硅层之后的半导体衬底的截面图；
图7A和7B图示了对第二半导体层进行内蚀刻之后的半导体衬底的截面图；
图8示意性图示了根据一个实施例的方法；以及
图9示意性图示了根据另外实施例的方法。
具体实施方式
在以下详细描述中对附图加以参考，其形成这里的一部分并且通过图示对可以在其中实践本发明的具体实施例进行了阐述。就此而言，参考所描述附图的方位而使用诸如“顶部”、“底部”、“前方”、“后方”、“前面”、“后面”等的方向性术语。由于本发明实施例的组件能够以多种不同方位进行定位，所以该方向性术语是出于说明的目的而使用而绝非进行限制。所要理解的是，可以在不背离权利要求所限定范围的情况下采用其它实施例并且可以进行结构或逻辑的变化。
对实施例的描述并非是限制性的。特别地，随后所描述实施例的要素可以与不同实施例的要素进行组合。
在随后描述中所使用的术语“晶片”、“衬底”或“半导体衬底”可以包括任意具有半导体表面的基于半导体的结构。晶片和结构要被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂或非掺杂半导体、由基础半导体基底所支撑的硅的外延层，以及其它半导体结构。半导体无需是基于硅的。半导体也可以是硅锗、锗或砷化镓。根据其它实施例，碳化硅(SiC)或氮化镓(GaN)可以形成半导体衬底材料。
附图和描述通过在掺杂类型“n”或“p”之后指示以“-”或“+”而说明相对掺杂浓度。例如，“n-”意味着低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域则具有比“n”掺杂区域更高的掺杂浓度。相对掺杂浓度相同的掺杂区域并非必然具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好地理解，掺杂部分经常被表示为“p”或“n”掺杂。如所清楚理解的，这种指定绝非意在进行限制。只要实现了所描述的功能，掺杂类型可以是任意的。另外，在所有实施例中，掺杂类型可以反转。
本说明书涉及到半导体部分被掺杂的“第一”和“第二”传导性类型的掺杂物。第一传导性类型可以是p型而第二传导性类型可以是n型，或反之亦然。如一般所知的，根据掺杂类型以及源极和漏极区域的极性，MOSFET可以是n通道或p通道MOSFET。例如，在n通道MOSFET中，源极和漏极区域被掺杂以n型掺杂物，并且电流方向是从漏极区域到源极区域。在p通道MOSFET中，源极和漏极区域被掺杂以p型掺杂物，并且电流方向是从源极区域到漏极区域。如所清楚理解的，在本说明书的上下文中，掺杂类型可以反转。如果具体电流路径使用方向性语言进行描述，则该描述仅是被理解为指示该路径而并非是指示电流流动的极性，即晶体管是p通道还是n通道晶体管。附图可以包括极性敏感组件，例如二极管。如所清楚理解的，这些极性敏感组件的具体配置作为示例而给出并且可以为了实现所描述的目的进行反转，这取决于第一传导性类型表示n型还是p型。
如该说明书中所使用的术语“横向”和“纵向”意在描述平行于半导体衬底或半导体主体的第一表面的方位。这例如可以是晶片或裸片的表面。
如该说明书中所使用的术语“垂直”意在描述与半导体衬底或半导体主体的第一表面垂直布置的方位。
总体上，为了对材料层进行图案化，可以使用光刻法，其中提供有适当的光阻材料。该光阻材料使用适当光学掩膜而以光刻法形成图案。图案化的光阻层能够在后续处理步骤期间被用作掩膜。例如所常见的，硬质掩膜层或由诸如氮化硅、多晶硅或碳之类的适当材料所制成的层可以被提供在有待图案化的材料层上。该硬质掩膜层例如蚀刻处理而以光刻法形成图案。采用带图案的硬质掩膜层作为蚀刻掩膜，材料层得以被形成图案。
如这里所使用的，术语“具有”、“含有”、“包括”、“包含”等是开放端点的术语，其指示存在所指出的要素或特征，但是并不排除另外的要素或特征。除非上下文另外明确指出，否则冠词“一个”、“一种”和“该”意在包括复数和单数。
如该说明书中所采用的，术语“耦合”和/或“电耦合”并非意在表示部件必须直接耦合在一起，而是可以在“耦合”或“电耦合”的部件之间提供中间部件。术语“电连接”意在描述被电连接在一起的部件之间的低欧姆电连接。
图1示出了根据一个实施例的平行于集成电路200的半导体衬底100的第一主表面所取的截面图。该集成电路包括沟槽270，其形成于半导体衬底100的第一主表面中。沟槽270包括第一沟槽部分271和第二沟槽部分272。第一沟槽部分271以横向方向与第二沟槽部分272相连接。例如，第一和第二沟槽部分271、272的开口与第一主表面相邻。如以下将要解释的，集成电路200进一步包括沟槽传导结构215、220，其包括传导材料250，传导材料250被布置在第一沟槽部分271、273中。集成电路200进一步包括沟槽电容器结构210，其包括电容器电介质240和第一电容器电极235，电容器电介质240和第一电容器电极235布置在第二沟槽部分272中。第一电容器电极235包括对第二沟槽部分272的侧壁加衬或者与之共形的层。根据一个实施例，该沟槽传导结构可以实施连接部分215，其示例还在图2D中进行图示。根据另外的实施例，该沟槽传导结构可以实施晶体管部分220，其示例在图2A中进行图示。
图1的截面图示出了晶体管部分220、电容器部分210和连接部分215。集成电路200包括设置在第一沟槽部分271中的晶体管部分220。晶体管部分220包括例如在图2A中图示的沟槽晶体管结构。集成电路200进一步包括设置在第二沟槽部分272中的电容器部分210。电容器部分210包括例如在图2B或2C中图示的沟槽电容器结构。此外，集成电路200可以包括设置在第三沟槽部分273中的连接部分215。连接部分215包括例如在图2D中图示的沟槽连接结构。
如图1所示，第一、第二和第三沟槽部分271、272、273可以互相连接。它们沿相应延伸方向进行延伸，例如沿第一方向(x方向)进行延伸。第一沟槽部分271具有比第二沟槽部分272更小的宽度。另外，第三沟槽部分273具有比第二沟槽部分272更小的宽度。例如，第三沟槽部分273的宽度可以等于第一沟槽部分271的宽度。沟槽部分的宽度沿关于沟槽延伸方向垂直的方向进行测量。例如，沟槽部分271、272、273的宽度可以沿第二方向(y方向)进行测量。根据另外的实施例，第一、第二和第三沟槽部分271、272、273中的任意部分可以与其它沟槽部分分开。
包括传导和绝缘材料的层堆被布置在第一至第三沟槽部分271、272、273的每一个之内。例如，诸如氧化硅或任意其它适当材料的第一绝缘层230可以被设置在沟槽270的侧壁上，第一绝缘层230与衬底材料100相邻。在电容器部分210中，随后为诸如多晶硅的第一传导层235的第一绝缘层230可以被设置在第二沟槽部分272的侧壁。例如，在连接部分215内，第一传导层235可以是填充。另外，第二绝缘层240可以相邻第一传导部分235而被设置在第二沟槽部分272的侧壁上，此外，包括第二传导层250的传导层或传导填充可以被设置在第二沟槽部分272内。另外，第二传导层250可以是第一沟槽部分271中的传导填充。第一沟槽部分271中的传导材料250可以与第二沟槽部分272中的传导材料250相连接。可替换地，第一沟槽部分271中的传导材料250可以与第二沟槽部分272中的传导材料250绝缘。第三沟槽部分273中的传导材料235可以与第二沟槽部分272中的传导材料235相连接。可替换地，第三沟槽部分273中的传导材料235可以与第二沟槽部分272中的传导材料235绝缘。
图2A图示了图1所示的晶体管部分220的I和I’之间的截面图。图2A更为详细地图示了晶体管部分220的沟槽晶体管结构301。图2A更为详细地图示了晶体管部分220的沟槽晶体管结构301。第一沟槽部分217形成在半导体衬底100的第一主表面110中。场板360被设置在第一沟槽271的下部。栅极电极350设置在第一沟槽部分271的上部。栅极电极350利用由诸如氧化硅的适当绝缘材料所制成的栅极电介质355而与相邻半导体材料绝缘。例如，场板360利用诸如氧化硅的场电介质层365而与相邻半导体材料绝缘。源极区域310被设置为邻近半导体衬底100的第一主表面110。另外，主体区域330被设置为邻近栅极电介质350，并且利用栅极电介质层355与栅极电极350绝缘。漏极区域320被设置为邻近半导体衬底100的第二主表面120。漂移区域340被布置在主体区域330和漏极区域320之间。根据一个实施例，源极区域310和漏极区域320可以利用第一传导性类型进行掺杂，而主体区域330可以利用第二传导性类型进行掺杂。漂移区域340可以利用第一传导性类型以比漏极区域320更低的掺杂浓度进行掺杂。所图示的源极区域310和主体区域320的具体布置形式仅通过示例给出。如所清楚理解的，源极区域310、漏极区域320、主体区域330和漂移区域340的布置形式可以是任意的并且是根据公知概念。
当在沟槽晶体管结构301中形成的晶体管被接通时，在主体区域330和栅极电介质355之间的边界处形成传导反转层。因此，该晶体管经由漂移区域340而从源极区域310到漏极区域320成导通状态。在关断的情况下，并不形成传导通道，并且漂移区域340内的载流子由场板360进行补偿。作为结果，漂移区域340会被耗尽，使得阻止电流在高击穿电压处的流动。这种机制仅通过示例进行描述。如一般所知的，沟槽晶体管结构301可以实施任意其它类型的晶体管，例如包括IGBT，据此，另外的第二传导性类型的电极被设置为邻近半导体衬底100的第二主表面120。
图2B图示了图1的II和II’之间的电容器部分210的截面图。在图2B的截面图中，第一绝缘层230以类似于图2A中的场电介质层365的方式而被形成为共形层。不同于沟槽晶体管结构301，第一传导层235被形成为共形层从而形成第一电容器电极。另外指出的是，第一传导层235对第二沟槽部分272的侧壁加衬。此外，第二绝缘层240被设置在第一传导层235的整个表面之上以形成与第二沟槽部分372共形或者对其加衬的层。第二传导层245形成第二沟槽部分272的传导填充并且形成第二电容器电极380。
根据图2C的实施例，其示出了与图2B相同的部件，第二传导层380也可以被形成为共形层并且可以形成另外的绝缘填充385以便对第二沟槽部分272进行填充。根据图2C的实施例，根据第二沟槽部分的尺寸以及相应层的厚度，另外的传导和绝缘层可以被设置在第二沟槽部分272内。作为结果，可以提供包括多个电极或具有大的有效电极面积的电容器结构302。
根据图2B和2C的实施例，电容器电极370、380由传导层235、245所实施。然而，如所清楚理解的，任何电容器电极都能够由例如与第一绝缘层230相邻的掺杂衬底部分来实施。
图2D示出了图1的III和III’之间的连接部分215的截面图。图2D更为详细地图示了沟槽连接结构303。根据图2D的实施例，第三沟槽部分273形成于半导体衬底100的第一主表面110中。第一绝缘层230与第三沟槽部分273的侧壁共形形成并且与之相邻布置。此外，第二传导层250形成传导填充并实施连接线390。
图2E示出了图的IV和IV’之间的截面图，该截面图与电容器部分210和晶体管部分220相交。如所图示的，从半导体衬底100的第一主表面110测量，沟槽的底侧被布置在与晶体管部分220中的沟槽部分相比更大的深度。随着第二沟槽部分272的宽度增加，传导层235被另外布置为对第二沟槽部分272的侧壁加衬的层而不是填充。
图3A至7B图示了根据实施例的制造集成电路的方法的要素。该制造集成电路的方法包括在半导体衬底400的第一主表面410中蚀刻出沟槽470，其中蚀刻沟槽使用例如图3A中所图示的蚀刻掩膜480来完成。蚀刻掩膜480包括覆盖部分485以及留出半导体衬底400的第一主表面410的未覆盖部分的开口部分。如图3A所示，该开口部分包括具有第一宽度w1的第一开口部分491以及具有第二宽度w2的第二开口部分492。如本领域技术人员将会容易意识到的，第一和第二开口部分491、492不需要互相连接。使用图3所示的掩膜480作为蚀刻掩膜，可以采用光刻法过程来使光阻材料图案化从而形成相对应的光阻掩膜。可选地，如常规的，可以相对应地使硬质掩膜图案化。可以执行各向异性的蚀刻步骤以便对半导体材料进行蚀刻。由于第二开口部分492的第二宽度w2有所增加，所以蚀刻深度在该部分中有所增加，该部分对应于与具有较小宽度w1的第一开口部分491相对应的部分。例如，可以使用CF4或HBr2作为蚀刻气体来执行等离子蚀刻。
图3B示出了图3A的II和II’之间对应于第二开口部分492所产生的截面图。如所示出的，在该蚀刻过程期间所形成的第二沟槽部分472具有宽度w2和深度d2。图3C示出了图3A的I和I’之间第一沟槽部分471对应于第一开口部分491的截面图。第一沟槽部分471具有宽度w1和深度d1，其中宽度w1小于宽度w2且深度d1小于深度d2。
随后，形成诸如氧化硅的第一绝缘层430从而覆盖第一和第二沟槽471、472的壁，随后通过内蚀刻而使得第一绝缘层430仅存在于第一和第二沟槽部分471、472之内。形成第一绝缘层430的方法通过一般已知的方法来实现，并且其详细描述将被省略。随后，形成第一传导层435。例如，如通常所采用的，第一传导层435可以是掺杂多晶硅。例如，掺杂多晶硅可以通过CVD(化学气相沉积)方法使用现场掺杂进行沉积。第一传导层435的厚度可以依据第一和第二宽度w1、w2进行选择，而使得第一传导层435在第二沟槽部分472中形成共形层并且在第一沟槽部分471中形成填充。例如，第一传导层435的厚度可以为100至500nm。在该沉积处理期间，可以在第二沟槽472中形成共形层。由于第一沟槽471的宽度有所减小，所以第一传导层形成第一沟槽471的填充。
图4A示出了所产生的第二沟槽部分472的结构的示例的截面图，而图4B则示出了所产生的第一沟槽部分471的结构的示例。随后，如常规地对第一传导层435进行内蚀刻。例如，在沟槽电容器结构中，第一传导层435的一部分可以保留在侧部而使得能够接触。根据另外的实施方式，可以执行CMP(化学机械抛光)方法从而在第二沟槽部分472中从衬底表面410去除第一传导层435。此后，可以在第一传导层435上形成另外的绝缘层440。例如，这可以通过热氧化方法或使用TEOS(四乙基原硅酸盐)作为起始材料的沉积方法来实现。根据具体实施例，可以在形成第二电介质层440之前在第一传导层435上形成另外的电介质层(图5B中未示出)。例如，该另外的电介质层层可以通过仅在水平表面上形成电介质层而留出第一沟槽471的侧壁不被覆盖的方法来形成。
图5A示出了在II和II’之间所产生的结构的示例的截面图，而图5B则示出了在I和I’之间所产生的结构的示例。随后，可以形成第二传导层450。第二传导层450的厚度可以进行选择而使得该层在第二沟槽部分472中形成共形层并且在第一沟槽部分471中形成填充。
图6A示出了图3A的II和II’之间所产生的结构的示例。另外，图6B示出了在图3A的I和I’之间所产生的结构的示例。之后可以如常规地对第二传导层450进行内蚀刻。作为结果，如图7A所示，在第二沟槽472中形成沟槽电容器结构，该沟槽电容器结构包括由第一传导层435所制成的第一电容器电极，由第二传导层450所制成的第二电容器电极以及由第二绝缘层440所制成的电容器电介质。
如图7B所示，在第一沟槽471中形成沟槽晶体管结构，该沟槽晶体管结构包括由第一传导层435所制成的场板以及由第二传导层450所制成的栅极电极。由第一绝缘层430所制成的场电介质层被设置在场板435和衬底材料400之间，并且由第二绝缘层440所制成的栅极电介质层被设置在栅极电极450和衬底材料400之间。
如一般已知的，另外的电极或绝缘材料层可以被设置在如图7A所示的第二传导层450上方。另外，第二传导层450的厚度可以被选择而使得第二传导层450完全填充第二沟槽部分472的其余部分。
根据另外的实施例，可以在第二沟槽472中形成仅一个绝缘层和仅一个传导层。可以执行对衬底的侧壁进行掺杂的处理以便形成电容器电极。根据该实施例，与沟槽472相邻的衬底材料的侧壁可以形成电容器电极。
图3A至7B图示了通过使用共同或联合的处理步骤在半导体衬底400中形成沟槽晶体管结构和沟槽电容器结构的方法。然而，所清楚理解的是，可以同时形成另外的元件。例如，如本领域技术人员所显而易见的，通过采用适当的掩蔽步骤，可以使用这些处理步骤中的一些形成连接部分215。当形成连接部分215时，可以采用具有类似于蚀刻掩膜480的第一开口491的宽度w1的宽度的开口的掩膜。
图8图示了制造集成电路的方法的实施例。如所示出的，在半导体衬底中制造集成电路的方法可以包括：在该半导体衬底的第一主表面中形成沟槽(S10)，该沟槽包括第一沟槽部分和第二沟槽部分，该第一沟槽部分以横向方向与第二沟槽部分相连接；在该第一沟槽部分中形成包括传导材料的沟槽传导结构(S20)；并且在该第二沟槽部分中形成包括电容器电介质和第一电容器电极的沟槽电容器结构(S30)。形成第一电容器电极包括形成与第二沟槽部分的侧壁共形的分层。
图9图示了制造集成电路的方法的实施例。如所示出的，在半导体衬底中制造集成电路的方法包括：使用掩膜在该半导体衬底的第一主表面中蚀刻沟槽(S50)，该掩膜包括第一掩膜开口部分和第二掩膜开口部分，该第二掩膜开口部分具有比第一掩膜开口部分更大的宽度，该宽度在与沟槽的延伸方向垂直的方向进行测量；形成沟槽晶体管结构(S60)，这包括在第一沟槽部分中形成栅极电极，该第一沟槽部分在该第一掩膜开口部分下方限定于该半导体衬底之中；以及在第二沟槽部分中形成包括电容器电介质和第一电容器电极的沟槽电容器结构(S70)，该第二沟槽部分在该第二掩膜开口部分下方限定于该半导体衬底之中。
如上文中所解释的，通过使用包括第一掩膜部分和第二掩膜部分的具体蚀刻掩膜，第一掩膜部分具有比第二掩膜部分更小的宽度，可以在半导体衬底中形成沟槽。该沟槽依据蚀刻掩膜各部分不同的尺寸而具有不同宽度和不同深度。因此，可以在第二沟槽部分中形成传导和绝缘层的各种组合。结果，可能在第二沟槽部分中形成具有所期望构造的电容器。因此，可能使用共同处理步骤而将电容器结构与半导体设备集成在共用衬底上。由于该电容器形成于沟槽中，所以可以节约面积。另外，可能通过共同处理步骤来形成电容器结构和沟槽晶体管结构。根据一个实施例，该沟槽电容器结构可以被设置在半导体芯片的边缘区域。
虽然以上已经对本发明的实施例进行了描述，但是显然可以实施另外的实施例。例如，另外的实施例可以包括权利要求中所引用的特征的任意子组合或者以上所给出的示例中所描述的要素的任意子组合。因此，所附权利要求的精神和范围并不应当被局限于这里所包含的实施例的描述。

Claims (20)

1.一种半导体衬底中的集成电路，所述集成电路包括：
所述半导体衬底的第一主表面中的沟槽，所述沟槽包括第一沟槽部分和第二沟槽部分，所述第一沟槽部分在横向方向上与所述第二沟槽部分相连接；
沟槽传导结构，所述沟槽传导结构包括传导材料，所述传导材料被设置在所述第一沟槽部分之中；以及
沟槽电容器结构，所述沟槽电容器结构包括设置在所述第二沟槽部分中的电容器电介质和第一电容器电极，所述第一电容器电极包括对所述第二沟槽部分的侧壁加衬的层。
2.根据权利要求1所述的集成电路，其中
所述第二沟槽部分具有比所述第一沟槽部分更大的宽度，所述宽度在分别与所述第一沟槽部分和所述第二沟槽部分的延伸方向垂直的方向上被测量。
3.根据权利要求1所述的集成电路，其中所述第二沟槽部分具有比所述第一沟槽部分更大的深度。
4.根据权利要求1所述的集成电路，其中所述沟槽传导结构实施沟槽晶体管结构，并且所述传导材料形成栅极电极。
5.根据权利要求4所述的集成电路，其中所述沟槽晶体管结构进一步包括在所述栅极电极之下设置在所述第一沟槽部分的下部的场板。
6.根据权利要求1所述的集成电路，其中所述沟槽电容器结构进一步包括第二电容器电极，并且所述电容器电介质设置在所述第一电容器电极和所述第二电容器电极之间。
7.根据权利要求5所述的集成电路，其中所述沟槽电容器结构进一步包括第二电容器电极，并且所述电容器电介质设置在所述第一电容器电极和所述第二电容器电极之间。
8.根据权利要求7所述的集成电路，其中所述第二电容器电极和所述场板包括相同材料。
9.根据权利要求1所述的集成电路，其中所述第一电容器电极和所述传导材料包括相同材料。
10.一种在半导体衬底中制造集成电路的方法，所述方法包括：
在所述半导体衬底的第一主表面中形成沟槽，所述沟槽包括第一沟槽部分和第二沟槽部分，所述第一沟槽部分在横向方向上与所述第二沟槽部分相连接；
在所述第一沟槽部分中形成包括传导材料的沟槽传导结构；以及
在所述第二沟槽部分中形成包括电容器电介质和第一电容器电极的沟槽电容器结构，所述第一电容器电极包括对所述第二沟槽部分的侧壁加衬的层。
11.根据权利要求10所述的方法，其中所述第一沟槽部分和所述第二沟槽部分使用蚀刻掩膜形成，所述蚀刻掩膜包括第一掩膜开口部分和第二掩膜开口部分，所述第二掩膜开口部分具有比所述第一掩膜开口部分更大的宽度。
12.根据权利要求11所述的方法，其中所述第一沟槽部分被形成为具有比所述第二沟槽部分更小的宽度，所述宽度在分别关于所述第一沟槽部分和所述第二沟槽部分的延伸方向垂直的方向上被测量。
13.根据权利要求12所述的方法，其中所述第一沟槽部分被形成为具有比所述第二沟槽部分更小的深度。
14.根据权利要求10所述的方法，其中所述第一沟槽部分和所述第二沟槽部分使用联合蚀刻处理而形成。
15.根据权利要求10所述的方法，其中形成所述传导材料和形成所述第一电容器电极包括形成传导层的共同过程。
16.根据权利要求15所述的方法，其中所述传导层的厚度被选择为使得所述传导层填充所述第一沟槽部分。
17.根据权利要求10所述的方法，其中形成所述沟槽传导结构进一步包括在所述传导材料下方形成被设置在所述第一沟槽部分下部的场板，所述传导材料形成沟槽晶体管结构的栅极电极。
18.根据权利要求17所述的方法，其中形成所述沟槽电容器结构进一步包括形成第二电容器电极而使得所述电容器电介质被设置在所述第一电容器电极和所述第二电容器电极之间。
19.根据权利要求18所述的方法，其中形成所述场板和形成所述第二电容器电极包括形成传导层的共同过程。
20.一种在半导体衬底中制造集成电路的方法，所述方法包括：
使用掩膜在所述半导体衬底的第一主表面中蚀刻沟槽，所述掩膜包括第一掩膜开口部分和第二掩膜开口部分，所述第二掩膜开口部分具有比所述第一掩膜开口部分更大的宽度；
形成沟槽晶体管结构，包括在第一沟槽部分中形成栅极电极，所述第一沟槽部分在所述第一掩膜开口部分下方限定于所述半导体衬底之中；以及
在第二沟槽部分中形成包括电容器电介质和第一电容器电极的沟槽电容器结构，所述第二沟槽部分在所述第二掩膜开口部分下方限定于该半导体衬底之中。
CN201410354654.4A 2013-07-25 2014-07-24 集成电路以及制造集成电路的方法 Active CN104347625B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/951,099 2013-07-25
US13/951,099 US9129820B2 (en) 2013-07-25 2013-07-25 Integrated circuit and method of manufacturing an integrated circuit

Publications (2)

Publication Number Publication Date
CN104347625A true CN104347625A (zh) 2015-02-11
CN104347625B CN104347625B (zh) 2017-09-01

Family

ID=52274194

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410354654.4A Active CN104347625B (zh) 2013-07-25 2014-07-24 集成电路以及制造集成电路的方法

Country Status (3)

Country Link
US (2) US9129820B2 (zh)
CN (1) CN104347625B (zh)
DE (1) DE102014110450B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018069A (zh) * 2019-05-31 2020-12-01 台湾积体电路制造股份有限公司 集成电路及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
EP3496137B1 (en) * 2016-08-05 2022-04-06 Nissan Motor Co., Ltd. Semiconductor capacitor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080006885A1 (en) * 2005-03-11 2008-01-10 Fumitaka Arai Semiconductor integrated circuit device and method of manufacturing
US20090321804A1 (en) * 2008-06-30 2009-12-31 Infineon Technologies Austria Ag Semiconductor component including a drift zone and a drift control zone
CN102832215A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
EP1314195A2 (en) * 2000-08-17 2003-05-28 Koninklijke Philips Electronics N.V. Method of manufacturing a trench-gate semiconductor device and corresponding device
JP2007035823A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
DE102007010884B4 (de) 2006-03-07 2010-10-07 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einem Trench-Transistor und Halbleiterbauelementanordnung mit einem Trench-Transistor
US8501561B2 (en) 2006-03-07 2013-08-06 Infineon Technologies Ag Method for producing a semiconductor component arrangement comprising a trench transistor
DE102007063728B4 (de) 2006-03-07 2018-12-13 Infineon Technologies Ag Halbleiterbauelementanordnung mit einem Trench-Transistor
US8779506B2 (en) 2006-03-07 2014-07-15 Infineon Technologies Ag Semiconductor component arrangement comprising a trench transistor
WO2009055140A1 (en) * 2007-10-26 2009-04-30 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US9324829B2 (en) 2011-09-23 2016-04-26 Infineon Technologies Ag Method of forming a trench electrode device with wider and narrower regions
US10032878B2 (en) 2011-09-23 2018-07-24 Infineon Technologies Ag Semiconductor device with a semiconductor via and laterally connected electrode
US8609486B1 (en) * 2012-01-06 2013-12-17 Altera Corporation Methods for fabricating deep trench capacitors
US8921184B2 (en) * 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
US9171738B2 (en) * 2012-12-18 2015-10-27 Infineon Technologies Austria Ag Systems and methods for integrating bootstrap circuit elements in power transistors and other devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080006885A1 (en) * 2005-03-11 2008-01-10 Fumitaka Arai Semiconductor integrated circuit device and method of manufacturing
US20090321804A1 (en) * 2008-06-30 2009-12-31 Infineon Technologies Austria Ag Semiconductor component including a drift zone and a drift control zone
CN102832215A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018069A (zh) * 2019-05-31 2020-12-01 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN112018069B (zh) * 2019-05-31 2022-09-06 台湾积体电路制造股份有限公司 集成电路及其形成方法

Also Published As

Publication number Publication date
US9129820B2 (en) 2015-09-08
US20150028408A1 (en) 2015-01-29
US20150333058A1 (en) 2015-11-19
US9397092B2 (en) 2016-07-19
DE102014110450A1 (de) 2015-01-29
CN104347625B (zh) 2017-09-01
DE102014110450B4 (de) 2020-06-18

Similar Documents

Publication Publication Date Title
US9269592B2 (en) Method of manufacturing a semiconductor device
CN105977290B (zh) 半导体器件、集成电路和制造半导体器件的方法
CN104335349B (zh) 具有纳米线存取晶体管的dram
JP5316954B2 (ja) ダイレクトトレンチポリシリコンコンタクトを備える横型トレンチｍｏｓｆｅｔ
CN104347625A (zh) 集成电路以及制造集成电路的方法
CN108400137B (zh) 垂直场效应晶体管与鞍形鳍式场效应晶体管的集成
US9276107B2 (en) Semiconductor device having buried gate electrode structures
US9368621B1 (en) Power semiconductor device having low on-state resistance
CN103855221A (zh) 半导体器件和制造半导体器件的方法
US7482645B2 (en) Method and structure for making a top-side contact to a substrate
CN106024894B (zh) 沟槽栅功率mosfet结构及其制造方法
CN104956489B (zh) 半导体装置、集成电路和形成半导体装置的方法
US20170069741A1 (en) Power semiconductor device
TW201637209A (zh) 半導體裝置
US10804403B2 (en) Method of fabricating semiconductor devices
TWI645513B (zh) 用於垂直傳輸場效應電晶體之互連
CN103972234B (zh) 集成电路、半导体器件和制造半导体器件的方法
CN104217936A (zh) 用于制造半导体部件的方法
CN104752492A (zh) 用于制造半导体器件的方法和半导体器件
US10497804B2 (en) Vertical semiconductor device
US20160284561A1 (en) Method of Manufacturing a Semiconductor Device Having a Buried Channel/Body Zone
US8941186B2 (en) Semiconductor device having vertical type transistor
US10205016B2 (en) Method for manufacturing an integrated circuit including a lateral trench transistor and a logic circuit element
CN104779163B (zh) 制造半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant