CN112018069B - 集成电路及其形成方法 - Google Patents

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Abstract

一些实施例涉及包括半导体衬底的集成电路(IC)。浅沟槽隔离区向下延伸至半导体衬底的前侧内并填充有介电材料。第一电容器板和第二电容器板设置在浅沟槽隔离区中。第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行并且通过浅沟槽隔离区域的介电材料彼此分隔开。本发明的实施例还涉及集成电路的形成方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
半导体制造工业中的趋势是在共用半导体衬底上集成不同的电路元件，包括逻辑、无源组件(诸如电容器和电阻器)、存储器、处理器、周边设备等。与在分隔开的集成电路(IC)上制造电路元件和然后在印刷电路板上彼此电连接这些电路元件相比，这种集成可以降低制造成本，简化制造过程并提高所得电路的运行速度。
发明内容
本发明的实施例提供了一种集成电路(IC)，包括：半导体衬底，具有前侧和后侧；浅沟槽隔离区，延伸至半导体衬底的前侧内，并填充有介电材料；以及第一电容器板和第二电容器板，从所述半导体衬底的前侧延伸至所述浅沟槽隔离区内，所述第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，所述第一侧壁结构和第二侧壁结构彼此基本平行并且通过所述浅沟槽隔离区的介电材料彼此分隔开。
本发明的另一实施例提供了一种集成电路，包括：半导体衬底，具有前侧和后侧；第一源极/漏极区和第二源极/漏极区，延伸至所述半导体衬底的前侧内，所述第一源极/漏极区和所述第二源极/漏极区通过位于所述半导体衬底内的沟道区彼此分隔开；栅电极，延伸至所述半导体衬底的前侧内，并设置在所述沟道区上方；栅极介电层，延伸至所述半导体衬底的前侧内以将所述栅电极的底面和外侧壁与所述沟道区分隔开；浅沟槽隔离区，延伸至所述半导体衬底的前侧内，并与所述第一源极/漏极或所述第二源极/漏极区的外边缘并排布置，所述浅沟槽隔离区填充有介电材料；以及复合电容器，包括第一电容器端子和第二电容器端子，在所述第一电容器端子和第二电容器端子之间限定所述复合电容器的总电容，所述复合电容器包括多个基本垂直的电容器板，所述电容器板延伸至所述浅沟槽隔离区内并且通过所述浅沟槽隔离区的介电材料彼此分隔开，其中，多个基本垂直的电容器板中的第一电容器板对应于复合电容器的第一电容器端子，并且布置在多个基本垂直的第二电容器板和第三电容器板之间，所述第二电容器板和所述第三电容器板位于第一电容器板的相对两侧并且对应于所述复合电容器的所述第二电容器端子。
本发明的又一实施例提供了一种形成集成电路的方法，包括：接收半导体衬底，所述半导体衬底包括逻辑区和电容器区；实施第一蚀刻以在所述电容器区中形成浅沟槽隔离凹槽；在所述浅沟槽隔离凹槽中形成介电材料以形成浅沟槽隔离区；实施第二蚀刻，以在所述逻辑区中形成栅电极凹槽，并在所述浅沟槽隔离区中形成多个电容器板凹槽；在所述栅电极凹槽和所述多个电容器板凹槽中形成高k介电材料；以及在所述栅电极凹槽和所述多个电容器板凹槽中同时形成导电层，以在逻辑区中建立栅电极，并在所述电容器区中建立多个电容器板。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的包括复合电容器的集成电路的截面立体图。
图2至图3示出了根据一些实施例的集成电路的截面立体图，示出了如何将复合电容器连接至逻辑器件的一些实例。
图4至图11示出了根据一些实施例的可以如何调节复合电容器的深度、间隔和/或长度以设置复合电容器的电容的一些实例。
图12示出了根据一些实施例的包括复合电容器的集成电路的截面图。
图13至图14示出了集成电路的一些实施例的顶视图，该集成电路包括被浅沟槽隔离区横向围绕的器件区，其中，复合电容器设置在浅沟槽隔离区中。
图15至图16示出了集成电路的一些实施例的顶视图，该集成电路包括被第一浅沟槽隔离区横向围绕的器件区，其中，复合电容器设置在与第一浅沟槽隔离区横向间隔开的第二浅沟槽隔离区中，并且不围绕器件区。
图17至图21示出了根据一些实施例的包括复合电容器的集成电路的一些实施例的顶视图。
图22至图23示出了根据一些实施例的集成电路的截面立体图，该集成电路包括浅沟槽隔离区和器件区，该浅沟槽隔离区包括复合电容器，该器件区包括鳍式场效应晶体管(FinFET)器件。
图24至图29示出了一系列截面图，其共同描绘了形成集成电路的方法，该集成电路包括位于浅沟槽隔离区中的复合电容器和位于半导体衬底的逻辑区中的晶体管。
图30以流程图形式示出了用于形成与图24至图29的一些实施例一致的集成电路的方法。
图31至图35示出了一系列截面图，其共同描绘了形成集成电路的方法，该集成电路包括位于浅沟槽隔离区中的复合电容器和位于半导体衬底的逻辑区中的FinFET。
图36以流程图形式示出了用于形成与图31至图35的一些实施例一致的集成电路的方法。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。所述重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，使用空间相对术语，例如，“下面”，下方”，“下部”，“之上”,“上部”等以便于描述附图中的一个部件与另一个部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
具有高k栅极电介质和金属栅极的晶体管已被广泛用于按比例缩小集成电路(IC)技术，以实现更好的栅极控制和器件性能。但是，替换栅极或后栅极工艺面临许多挑战，特别是在先进技术中，随着沟道长度的减小以及晶体管上的电压偏置的增加，这一点尤为突出。在先进技术(例如，最小部件尺寸为28nm或更小)中，由于工艺限制，所施加的电压正在按比例缩小以用于连续几代技术。但是，高压应用已广泛用于电源管理、稳压器、电池保护器、直流(DC)电机、汽车组件、面板显示驱动器(例如，超扭曲向列(STN)、薄膜晶体管(TFT)和/或有机发光二极管(OLED)面板显示驱动器)、彩色显示驱动器、电源组件和电信电路等。当转向先进技术节点时，多晶硅-绝缘体-多晶硅(PIP)电容器的实现变得复杂。本公开提供了在集成方面与高压器件兼容的凹进式复合电容器。
图1示出了根据一些实施例的集成电路(IC)100的一些实施例的截面图。IC 100包括具有前侧102f和后侧102b的半导体衬底102。晶体管108和/或其他半导体器件布置在半导体衬底102中的逻辑区104内和/或上方；并且复合电容器110设置在半导体衬底102中的电容器区106内和/或上方。
在一些情况下，电容器区106对应于填充有介电材料112的浅沟槽隔离(STI)区。电容器区106包括多个基本垂直并设置在STI区的介电材料112中的电容器板。例如，第一电容器板114和第二电容器板116设置在浅沟槽隔离区的介电材料112中。第一电容器板114和第二电容器板116基本彼此平行，并且通过浅沟槽隔离区的介电材料112彼此分隔开。在一些实施例中，诸如第三电容器板118和第四电容器板120的额外的电容器板也可以基本上平行于第一电容器板114和第二电容器板116布置，并且通过浅沟槽隔离区的介电材料112彼此分隔开。因此，第一电容器板114、第二电容器板116、第三电容器板118和/或第四电容器板120可以被“凹进”到衬底102中，并且可以通过接触件和/或互连结构可操作地彼此连接，接触件和/或互连结构包括位于半导体衬底102上方的水平金属线和垂直通孔。
在这样的配置中，因此，第一电容器板114、第二电容器板116、第三电容器板118和/或第四电容器板120可以连接在一起以建立彼此并联电布置的若干电容性组件(例如，C1、C2、C3)，从而建立复合电容器110，其在第一电容器端子122和第二电容器端子124之间测量的总电容Cc是电容性组件的电容之和(例如，Cc＝C1+C2+C3)。在一些实施例中，第一电容器板114、第二电容器板116、第三电容器板118和/或第四电容器板120具有基本平行的侧壁结构。侧壁实际上可以是平行的，或者可以相对于平行具有较小的偏移量(并且可以实际上是垂直的，或者可以相对于垂直具有较小的偏移量)，例如，侧壁可以由于所使用的蚀刻工艺而具有扇贝形，或者可以是锥形的，例如，使得侧壁的上部比侧壁的底部稍微更靠近在一起。
在复合电容器110内，每个电容性组件Cn(n＝1、2、3、...)的电容由以下公式定义：
Figure BDA0002513420300000051
其中Cn是以法拉为单位的第n个电容分量的电容，ε0是真空的介电常数，εr是极板之间的介电材料112的介电常数，An是相邻电容器板之间的总面积，和Sn是相邻电容器板之间的间距。图1的布置的优点在于，可以调节复合电容器110的布局，以分别调节第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120之间的间隔Sn；以及相邻电容器板之间的面积An。更具体地，可以基于各个电容器板延伸至衬底中的深度dn和各个电容器板的长度ln来调节电容器板之间的面积An。
晶体管108包括具有第一导电类型(例如，n型)的第一源极/漏极区126和第二源极/漏极区128，具有与第一导电类型相反的第二导电类型(例如，p型)的阱区129，以及设置在第一源极/漏极区126和第二源极/漏极区128之间的栅电极130。栅电极130延伸至半导体衬底102的前侧中的栅电极深度，并且栅极介电层132延伸至半导体衬底102的前侧中的栅极电介质深度以将栅电极130与半导体衬底102分隔开。沟道区134沿着栅极介电层132的下表面和外侧壁设置在半导体衬底102中，并在第一源极/漏极区126和第二源极/漏极区128之间延伸。因此，栅电极130也“凹进”在衬底102中。在一些实施例中，栅极介电层132的材料组成和深度可以对应于STI区的介电材料112的材料组成和深度；第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120的材料组成和深度可以对应于栅电极130的材料组成和深度。例如，STI区的栅极介电层132和介电材料112可以是或包括高k介电材料或二氧化硅，并且可以延伸至半导体衬底102内几纳米到几微米的深度。此外，在一些实施例中，栅电极130和电容器板114、116、118、120可以是或包括掺杂的多晶硅，并且可以具有进入半导体衬底内几纳米到几微米范围内的深度。在其他实施例中，栅电极130和电容器板114、116、118、120可以是或包括另一种导电材料，诸如例如钨、铝、铜或镍。此外，在又一些其他实施例中，STI区的栅极介电层132和介电材料112可以是彼此不同的材料和/或彼此不同的深度；和/或栅电极130和第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120可以是彼此不同的材料和/或不同的深度。
因为第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120(设置在STI区的介电材料112中)和栅电极130分别向下延伸至半导体衬底的前侧102f中，所以这种方法提供了与替换栅极工艺更兼容和/或与高压器件更好地集成的复合电容器110。因此，可以以有效的方式来制造本文中提供的各种复合电容器的实施例，特别是当从诸如图1的高压晶体管的集成角度来看时。此外，因为第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120设置在STI区的介电材料112内，该方法可以在许多方面提供紧凑的覆盖区和良好的器件特性。从图1至图3中可以看出，复合电容器110和晶体管108可以以几种不同的配置可操作地连接。例如，从图2可以看出，在一些实施例中，晶体管108的源极/漏极区126可以直接连接到第一和/或第二电容器端子(例如122)。图2所示的这种连接可以通过互连结构136来实现，该互连结构136包括在电容器区106和逻辑区104上方水平延伸的一条或多条金属线138、140，以及一个或多个接触件或通孔(例如142、144)。复合电容器110的第一电容器端子122通过第一金属线(例如，138)和一个或多个接触件或通孔(例如，142)连接到第一电容器板114和第三电容器板118以及连接到第一源极/漏极区126；而复合电容器110的第二电容器端子124通过第二金属线(例如，140)和一个或多个接触件或通孔(例如，144)连接到第二电容器板116和第四电容器板120。在其他实施例中，例如，如图3所示，栅电极130可以直接连接到复合电容器110的第一电容器端子122或第二电容器端子124。图3所示的这种连接可以通过互连结构136来实现，该互连结构136包括在电容器区106和逻辑区104上方水平延伸的一条或多条金属线146、148，以及一个或多个接触件或通孔(例如150、152)。在图3中，复合电容器110的第一电容器端子122通过第一金属线(例如，146)和一个或多个接触件或通孔(例如，150)连接到第一电容器板114和第三电容器板118以及栅电极130；而复合电容器110的第二电容器端子124通过第二金属线(例如，148)和一个或多个接触件或通孔(例如，152)连接到第二电容器板116和第四电容器板120。在其他实施例中，复合电容器110和晶体管108彼此不直接连接。
图4至图11根据一些实施例示出了一些实例，这些实例描绘了如何通过调整各种电容性组件的电容器板的深度、间距和/或长度来调整复合电容器的总电容Cc。应当理解，这些仅是实例，并且其他变化也被认为落入本公开的范围内。
图4示出了包括分别设置在半导体衬底102中的第一STI区112a内的第一复合电容器110a和第二STI区112b内的第二复合电容器110b。在该实例中，第一复合电容器110a和第二复合电容器110b分别包括具有第一底面(分别为115a、115b)的第一电容器板(分别为114a、114b)；并且分别包括第二电容器板(分别为116a、116b)。第一底面115a、115b分别从半导体衬底的前侧102f设置在第一深度d1和第二深度d2处。在图4中，第一深度d1和第二深度d2彼此相等；并且也等于第二电容器板116a、116b的第二底面的深度。第一复合电容器110a和第二复合电容器110b还分别包括第三电容器板118a、118b。第三电容器板118a、118b具有第三底面，第三底面设置在半导体衬底的前侧下方的第三深度处，其中第一深度、第二深度和第三深度彼此相等。例如，在一些实施例中，d1和d2的范围可以从几纳米到几微米。图4还示出了每个复合电容器包括与第一、第二和第三板处于相同深度的第四电容器板120a、120b，但是其他数量的电容器板预期落入本公开的范围内。在图4的实例中，相邻电容器板之间的间距相等。
将理解的是，“第一”、“第二”、“第三”、“第四”等在本文仅仅是通用标识符，并且不暗示或表明各种元件之间的任何空间或时间关系。此外，在各个实施例中，这些标识符可以彼此互换。例如，在一些实施例中，尽管相对于图1，114a被称为“第一”电容器板，但114a也可以被解释为和/或称为第二电容器板、第三电容器板、第四电容器板等。
图5示出了另一实施例，其包括设置在半导体衬底102上的第一复合电容器110a和第二复合电容器110b。与图4相比(其中，所有电容器板的底面距衬底的前侧102f相等的深度)，在图5的实例中，第一复合电容器中的电容器板具有处于第一深度d1'的第一底面，并且第二复合电容器中的电容器板具有处于第二深度d2'的第二底面。第一深度d1'和第二深度d2'彼此不同。例如，在一些实施例中，d2'可以在d1'的20％至80％的范围内。因此，如果电容器板114a-120a的长度等于114b-120b的长度并且电容器板之间的间隔也等于114b-120b的间隔，则由于减小的深度(并且因此减小了相邻电容器板之间的面积A)，与第一复合电容器110a相比，图5中的第二复合电容器110b可以具有较低的电容。
图6示出了又一个实施例，其包括设置在半导体衬底102上的第一复合电容器110a和第二复合电容器110b。与图4和图5相比(其中，每个复合电容器110a和110b包括底面处于复合电容器内相等深度处的电容器板)，图6中的复合电容器110a、110b具有电容器板，每个复合电容器内的电容器板具有不同的深度。例如，在一些实施例中，最浅的电容器板(例如，116b)的范围可以从小于衬底102的厚度的1％到高达衬底102的厚度的75％，而最深的电容器板(例如，120b)可以从衬底102的厚度的1％到衬底102的厚度的90％，并且可以具有从比最浅的板大10％到比最浅的板大10或20倍的深度。与其他方法相比，该方法可允许对电容进行更好的调整。
图7示出了又一个实施例，其中第一复合电容器110a和第二复合电容器110b具有深度相同的电容器板，但是其中第一复合电容器包括第一、第二、第三和第四电容器板，该电容器板具有以第一间隔s1间隔开的侧壁结构；并且第二复合电容器包括第一、第二、第三和第四电容器板，该电容器板具有以第二间隔s2间隔开的侧壁结构。第二间隔s2大于第一间隔s1。因此，在图7中，如果电容器板114a-120a的长度和深度等于114b-120b的长度和深度，则由于电容器板之间增加的间隔，图5中的第二复合电容器110b可以具有比第一复合电容器110a更低的电容。
与图7(其中每个复合电容器110a和110b包括电容器板，电容器板与该复合电容器中的相邻电容器板等距间隔开)相比，图8中的复合电容器110a、110b具有在每个复合电容器内的间隔不同的电容器板。例如，在第一复合电容器中，第一电容器板和第二电容器板分隔开第一间隔sa1，而第二电容器板和第三电容器板分隔开第二间隔sa2＜sa1；和第三电容器板和第四电容器板分隔开第三间隔sa3＜sa2。例如，在第二复合电容器中，第一电容器板和第二电容器板分隔开第一间隔sb1(例如，sa1＞sb1＞sa2)，而第二电容器板和第三电容器板分隔开第二间隔sb2＜sb1；并且第三电容器板和第四电容器板分隔开第三间隔sb3＜sb2。与其他方法相比，图8的方法可以更精细地调节电容，并且其优势在于，与图7的方法相比，不同的间隔通常不使用任何额外的光刻步骤。
图9示出了又一个实施例，其包括设置在半导体衬底102上的第一复合电容器110a和第二复合电容器110b。图9中的复合电容器110a、110b具有电容器板，该电容器板具有与每个复合电容器内的相邻电容器板不同的深度和不同的间隔。图9还示出了复合电容器可以具有不同数量的电容器板，以提供比其他方法更好的电容调整。例如，第一复合电容器110a包括三个电容器板114a、116a和118a；而第二复合电容器110b包括六个电容器板114b、116b、118b、120b、121b和123b。
如图10所示，第一复合电容器110a和第二复合电容器110b也可以具有彼此不同的长度。例如，在第一复合电容器110a中，第一、第二、第三和第四电容器板各自具有第一长度l1，而在第二复合电容器110b中，第一、第二、第三和第四电容器板各自具有第二长度l2。如图11所示，第一复合电容器110a和第二复合电容器110b也可以具有彼此不同的长度、不同的间隔以及不同的深度。
图12示出了包括复合电容器110和晶体管108的集成电路的另一实施例。复合电容器110再次被示出为具有第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120(设置在STI区的介电材料112中)；并且晶体管108再次被示出为具有向下延伸至半导体衬底的前侧102f中的栅电极130和栅极介电层132。蚀刻停止层160，诸如氮化硅层，设置在衬底的前侧102f上方。硅化物层162，诸如硅化镍，至少部分地延伸穿过蚀刻停止层160，以与第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120的顶面制成欧姆接触，以与栅电极130的顶面制成欧姆接触，并与第一源极/漏极区126和第二源极/漏极区128的顶面制成欧姆接触。可以由钨或另一种金属制成的接触件164和/或通孔将硅化物连接到衬底上方的互连结构的金属层166(例如，金属1层)中的线。
图13至图14示出了集成电路的一些实施例的顶视图，该集成电路诸如是图1的集成电路，其包括被浅沟槽隔离区横向围绕的器件区(其可以包括图1的晶体管区104和/或另一有源和/或无源器件)。
在图13中，器件区对应于晶体管，该晶体管包括第一源极/漏极区126和第二源极/漏极区128、栅电极130和将栅电极130与下面的半导体衬底102分隔开的栅极介电层132。浅沟槽隔离区横向地围绕器件区并填充有介电材料112。浅沟槽隔离区包括多个电容器板，多个电容器板在浅沟槽隔离区中共同建立复合电容器。更具体地，在图13中，电容器板是同心环，每个同心环连续且横向地围绕器件区。因此，复合电容器再次被示为具有第一电容器板114、第二电容器板116、第三电容器板118和第四电容器板120，其中第一和第三电容器板连接到第一电容器端子122，并且第二和第四电容器板连接到第二电容器端子以建立复合电容器。
在图14中，多个电容器板包括到器件区的第一侧的第一组电容器板1402、到器件区的第二侧的第二组电容器板1404、到器件区的第三侧的第三组电容器板1406和到器件区的第四侧的第四组电容器板1408。第一组电容器板1402和第三组电容器板1406在第一方向上彼此平行延伸，并且第二组电容器板1404和第四组电容器板1408在垂直于第一方向的第二方向上彼此平行延伸。如图所示，第一、第二、第三和第四组中的每组中的一个或多个电容器板可以连接到第一电容器端子122，并且第一、第二、第三和第四组中的每组中的一个或多个其他电容器板可以连接到第二电容器端子124，从而建立复合电容器。
图15至图16示出了集成电路的一些实施例的顶视图，该集成电路包括由填充有介电材料的第一浅沟槽隔离区113横向围绕的器件区。该集成电路还包括与第一浅沟槽隔离区113隔离的第二浅沟槽隔离区115。第二浅沟槽隔离区115也填充有介电材料，但是没有完全围绕器件区。在图15中，电容器板是设置在第二浅沟槽隔离区内的同心环，以建立复合电容器。在图16中，电容器板是在第一方向上平行布置的线性段，并且连接到第一电容器端子122和第二电容器端子124，从而建立复合电容器。
在图17中，复合电容器包括设置在浅沟槽隔离区中的第一电容器板1702、第二电容器板1704、第三电容器板1706和第四电容器板1708。第二电容器板1704布置在第一电容器板1702和第三电容器板1706之间；和第三电容器板1706布置在第二电容器板1704和第四电容器板1708之间。第一电容器板1702、第二电容器板1704、第三电容器板1706和第四电容器板1708在第一方向上彼此平行地延伸并且在第一方向上具有相等的长度，并且在垂直于第一方向的第二方向上具有彼此对准的相应端部。第五电容器板1710、第六电容器板1712和第七电容器板1714在第二方向上彼此平行延伸，并且在第二方向上具有相等的长度，并且在第一方向上具有彼此对准的相应的端部。第一金属线1716将第一、第二、第三和第四电容器板彼此连接，并且第二金属线1718将第五、第六和第七电容器板彼此连接。
图18示出了另一实例，其中电容器板彼此平行地布置，但是在垂直于第一方向的第二方向上具有彼此偏移或“交错”的相应端部。
图19示出了根据一些实施例的又一个实例。在图19中，第一电容器板包括在第一方向上延伸的第一主干1902和在垂直于第一方向的第二方向上从第一主干1902向外延伸的多个第一指状物1904、1906、1908、1910。第二电容器板包括在第一方向上延伸但与第一主干1902间隔开的第二主干1912，以及在第二方向上从第二主干1912向外延伸的多个第二指状物1914、1916、1918、1920。多个第一指状物与多个第二指状物相互交叉，并通过浅沟槽隔离区的介电材料112与多个第二指状物分隔开。该实施例是有利的，因为其为电容器提供了良好的匹配，并且在芯片上提供了相对较小的覆盖区。
图20至图21示出了根据一些实施例的又一些实例。在这些图中，第一电容器板和第二电容器板是由浅沟槽隔离区的介电材料112彼此分隔开的导电材料的同心环。
图22至图23示出了一些另外的实施例，其中晶体管被实现为与复合电容器2202在同一衬底上的FinFET2200。图23示出了在适当的位置具有层间介电(ILD)层2300、接触件2302和金属层2304的结构，而这些层在图22中已被去除以更好地说明下面的结构。FinFET2200包括半导体材料的多个鳍2204，其从基础衬底2206向上延伸并且延伸穿过由诸如高k电介质或二氧化硅的介电材料制成的介电材料的浅沟槽隔离层2208。栅极介电层2210在鳍2204的顶面和上侧壁区上方延伸，并且导电栅电极2212在栅极介电层2210上方延伸。导电栅电极2212可以例如由多晶硅或金属制成。复合电容器2202包括设置在浅沟槽隔离层2208中的第一电容器板2214和第二电容器板2216。在一些情况下，栅极介电层2210将第一电容器板2214和第二电容器板2216与浅沟槽隔离层2208分隔开。
图24至图29示出了形成包括高压晶体管和复合电容器的集成电路的一些实施例。尽管所公开的方法(例如，由流程图、截面图描述的方法和/或本文所公开的其他方法)可以在本文中被示出和描述为一系列步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应在限制性意义上进行解释。例如，除了本文图示和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。此外，可能不需要全部示出的步骤来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
在图24中，提供了半导体衬底102。衬底102包括逻辑区104和电容器区106。在一些实施例中，半导体衬底102可以是单晶硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。半导体衬底102还可以是例如二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)或更高阶的半导体衬底。衬底102可包括形成在衬底中的掺杂区、形成在衬底上的外延层、形成在衬底中或衬底上的一个或多个绝缘层，和/或形成在衬底中或衬底上的导电层。在许多情况下，半导体衬底102在制造工艺期间表现为半导体晶圆，并且可以具有1英寸(25mm)、2英寸(51mm)、3英寸(76mm)、4英寸(100mm)、5英寸(130mm)或125mm(4.9英寸)、150mm(5.9英寸，通常称为“6英寸”)、200mm(7.9英寸，通常称为“8英寸”)、300mm(11.8英寸，通常称为“12英寸”)；450mm(17.7英寸，通常称为“18英寸”)的直径。例如，在完成处理之后，例如在形成晶体管、电容器元件和逻辑元件之后，可以可选地将这种晶圆与其他晶圆或管芯堆叠在一起，然后将其分割为与各个IC对应的各个管芯。在半导体衬底102的前侧102f上方图案化第一掩模(未示出)，形成第一凹槽。然后，使用诸如高k介电材料或二氧化硅的介电材料112填充第一凹槽以建立浅沟槽隔离区。然后去除第一掩模，并形成第二掩模。在第二掩模位于合适的位置的情况下，将第一导电类型的离子注入到衬底中以建立阱区129。第一掩模和/或第二掩模可以是诸如氮化物的硬掩模层，和/或可以是例如光刻胶层。
在图25中，去除第二掩模，并在半导体衬底的前侧上方图案化第三掩模。在第三掩模位于合适的位置的情况下，执行蚀刻以在阱区中形成栅电极凹槽2500，并在浅沟槽隔离区中形成一组电容器板凹槽2502。第三掩模可以是诸如氮化物的硬掩模层，和/或可以是例如光刻胶层。
在图26中，然后在该组凹槽的表面上形成诸如高k介电材料或二氧化硅的介电材料2600。介电材料2600可以具有例如200埃至1000埃的厚度，并且可以建立用于晶体管的栅极电介质。
在图27中，将多晶硅2700沉积在介电材料上方。例如，可以通过化学气相沉积(CVD)、等离子体气相沉积(PVD)或其他沉积技术来形成多晶硅。
在图28中，执行化学机械平坦化(CMP)操作以平坦化多晶硅、介电材料、阱区和半导体衬底的上表面。实施另一次离子注入或外延生长以形成第一源极/漏极区126和第二源极/漏极区128；并且，然后在该结构上方形成通常由二氧化硅或低k介电材料制成的层间介电(ILD)层2800。然后可以执行另一CMP操作以平坦化ILD层2800的上表面。因此，形成第一电容器板114、第二电容器板116、第三电容器板118、第四电容器板120以及栅电极130和栅极介电层132。
在图29中，形成了另一ILD层2900，并且形成延伸穿过ILD层的接触件142和金属线140以使电容器板可操作地彼此连接和/或连接到晶体管。
图30示出了根据一些实施例的流程图3000，该流程图3000可以与图24至图29的一些实例一致。在框3002中，在半导体衬底的电容器区中形成由介电材料制成的STI区。3002的一些实施例可以例如对应于图24的一些实施例。在框3004中，执行蚀刻以在STI区的介电材料中形成凹槽，并且同时在半导体衬底的逻辑区中形成凹槽。框3004的一些实施例可以例如对应于图25的一些实施例。在框3006中，在半导体衬底的逻辑区中的凹槽中形成栅极电介质。在一些实施例中，通过CVD或PVD形成栅极电介质，并且还在STI区中的凹槽上方形成栅极电介质，而在其他实施例中，通过热氧化形成栅极电介质，因此仅在半导体衬底的暴露区上方形成栅极电介质，并且因此栅极电介质形成在逻辑区中的凹槽上方，而不形成在STI区的介电材料上。框3006的一些实施例可以对应于例如图26的一些实施例。在框3008中，在栅极电介质上方形成导电层，诸如多晶硅层。3008的一些实施例可以例如对应于图27的一些实施例。在框3010中，对导电层实施CMP操作以去除导电层的上部，从而将对应于栅电极的导电层的第一部分保留在逻辑区中，STI区中的导电层的其他部分对应于电容器板。在框3012中，在栅电极和电容器板上方形成ILD层，并对ILD实施CMP。框3010-3012的一些实施例可以例如对应于图28的一些实施例。在框3014中，穿过ILD层形成接触件，并且在接触件上方形成金属1层。框3014的一些实施例可以例如对应于图29的一些实施例。在框3016中，形成附加的ILD层、通孔和附加的金属层以建立可操作地连接电容器板和栅电极的后端制程(BEOL)互连结构。
图31至图35根据一些实施例以一系列立体图示出了另一种制造流程。
在图31中，提供半导体衬底2206。
在图32中，在衬底上方的介电层3202中或穿过介电层3202(诸如高k介电层)形成多个鳍2204。在一些实施例中，可以通过在衬底的上表面内蚀刻凹槽，然后在鳍之间的凹槽中形成介电材料3202来形成鳍2204。在其他实施例中，介电材料3202可以形成为在半导体衬底2206上方的连续片，然后可以在介电材料中形成凹槽以暴露衬底的上表面区，并且可以通过在凹槽中外延生长半导体材料来形成鳍。
在图33中，在形成鳍2204之后，在衬底和鳍上方形成第一掩模(未示出)，并且进行蚀刻以在介电层中形成凹槽3300。
在图34中，在凹槽的底面和侧壁上方以及介电层3202上方形成诸如高k栅极介电层的栅极介电层2210。然后在栅极介电层2210上形成诸如掺杂的多晶硅层的导电层。然后在鳍上方的导电层上方形成第二掩模(未示出)，并利用适当的位置的第二掩模实施蚀刻以从STI区中去除导电层，并且可选地，去除STI区中的部分导电层，从而建立栅电极2212以及图34所示的第一电容器板2214和第二电容器板2216。
在图35中，在结构上形成第一层间介电(ILD)层2300a，并执行CMP操作，直到第一ILD层2300a的上表面与栅电极2212上表面共面。然后在第一ILD层2300a和栅电极2212上方形成第二ILD层2300b。然后穿过第一ILD层和第二ILD层形成接触开口，并且在接触开口中形成诸如由钨或铝制成的金属接触件2302。然后在接触件上方形成金属线2304的第一层(例如，金属1线)。
图36示出了根据一些实施例的流程图3600，该流程图可以与图31至图35的一些实例一致。在框3602中，在半导体衬底上方形成延伸穿过介电层的鳍。框3602的一些实施例可以例如对应于图32的一些实施例。在框3604中，执行蚀刻以在介电层的部分中形成凹槽。框3604的一些实施例可以例如对应于图33的一些实施例。在框3606中，在结构上方形成栅极电介质，并且在结构上方形成牺牲和/或导电层。在一些实施例中，框3606可以例如对应于图34的一些实施例。在框3608中，在栅电极和电容器板上方形成ILD层，并且对ILD实施CMP。框3608的一些实施例可以例如对应于图34的一些实施例。在可选的框3610中，栅电极的导电和/或牺牲材料和/或可选的电容板被去除并被金属代替。在框3612中，形成穿过ILD层的接触件，并且在接触件上方形成金属1层。框3612的一些实施例可以例如对应于图35的一些实施例。在框3614中，形成附加的ILD层、通孔和附加的金属层以建立可操作地连接电容器板和栅电极的后端制程(BEOL)互连结构。
将会认识到，诸如“第一”和“第二”之类的标识符并不暗示相对于其他元件的任何类型的排序、放置或时间关系；但是，“第一”和“第二”以及其他类似的标识符只是通用标识符，可以在其他实施方式中交换这些元件。例如，结合第一图描述的“第一介电层”可以不必对应于结合另一图或未示出的实施例描述的“第一介电层”。
在一些实施例中，集成电路(IC)包括具有前侧和后侧的半导体衬底；浅沟槽隔离区延伸至半导体衬底的前侧内，并填充有介电材料。第一电容器板和第二电容器板从半导体衬底的前侧延伸至浅沟槽隔离区中；第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行，并且通过浅沟槽隔离区的介电材料彼此隔开。在一些实施例中，第一电容器板和第二电容器板具有第一底面和第二底面，并且第一底面和第二底面分别从半导体衬底的前侧以第一深度和第二深度设置。第一和第二深度彼此相等。在一些实施例中，IC包括设置在浅沟槽隔离区中的第三电容器板，其中第三电容器板具有第三底面，第三底面设置在半导体衬底的前侧下方的第三深度处，并且其中第一深度，第二深度和第三深度彼此相等，或者其中第三深度不同于第一深度和第二深度。在一些实施例中，第一电容器板和第二电容器板具有第一底面和第二底面，并且第一底面和第二底面分别设置在从半导体衬底的前侧起的第一深度和第二深度处，第一深度和第二深度彼此不同。在一些实施例中，IC包括设置在浅沟槽隔离区中的第三电容器板，其中第三电容器板具有第三底面，第三底面设置在半导体衬底的前侧下方的第三深度处，其中第一深度、第二深度和第三深度彼此相同。在一些实施例中，IC包括布置在浅沟槽隔离区中的第三电容器板，其中第一电容器板和第二电容器板彼此间隔第一距离，并且第二电容器板和第三电容器板彼此间隔第二距离，第二距离等于第一距离。在一些实施例中，IC包括布置在浅沟槽隔离区中的第三电容器板，其中第一电容器板和第二电容器板彼此间隔第一距离，并且第二电容器板和第三电容器板彼此间隔第二距离。第二距离与第一距离不同。在一些实施例中，IC包括设置在浅沟槽隔离区中的第三电容器板；以及在第一电容器板、第二电容器板和第三电容器板中的至少两个的上方水平延伸的金属线，并且该金属线将第一电容器板、第二电容器板和第三电容器板中的至少两个彼此直接连接。在一些实施例中，IC包括：第三电容器板，其布置在浅沟槽隔离区中，其中第二电容器板布置在第一电容器板和第三电容器板之间；以及第四电容器板设置在浅沟槽隔离区中，其中第三电容器板布置在第二电容器板和第四电容器板之间，并且其中，第一电容器板、第二电容器板、第三电容器板和第四电容器板在第一方向上彼此平行地延伸，并且在第一方向上具有相等的长度，并且在垂直于第一方向的第二方向上具有彼此对准的相应端部。在一些实施例中，IC包括：第三电容器板，其布置在浅沟槽隔离区中，其中第二电容器板布置在第一电容器板和第三电容器板之间；以及第四电容器板设置在浅沟槽隔离区中，其中第三电容器板布置在第二电容器板和第四电容器板之间；其中，第一电容器板、第二电容器板、第三电容器板和第四电容器板在第一方向上彼此平行地延伸并且在第一方向上具有相等的长度，并且在垂直于第一方向的第二方向上具有彼此偏离的相应端部。在一些实施例中，第一电容器板包括在第一方向上延伸的第一主干和在垂直于第一方向的第二方向上从第一主干向外延伸的多个第一指状物。在一些实施例中，第二电容器板包括在第一方向上延伸但与第一主干间隔开的第二主干，以及在第二方向上从第二主干向外延伸的多个第二指状部，其中多个第一指状部与多个第二指状物相互交叉，并通过浅沟槽隔离区的介电材料与第二指状物分隔开。在一些实施例中，第一电容器板和第二电容器板是由浅沟槽隔离区的介电材料彼此分隔的导电材料的同心环。在一些实施例中，IC包括被浅沟槽隔离区横向围绕的晶体管，该晶体管包括：设置在半导体衬底的前侧中的第一源极/漏极区和第二源极/漏极区；延伸至半导体衬底的前侧中的第一非零深度处并设置在第一和第二源极/漏极区之间的栅电极；以及延伸至半导体衬底的前侧内以将栅电极与半导体衬底分隔开的栅极介电层，其中，沿着栅极介电层的下表面和外侧壁的半导体衬底中的沟道区在第一源极/漏极区和第二源极/漏极区之间延伸。在一些实施例中，第一非零深度等于与第一电容器板的底面相对应的第一深度。在一些实施例中，IC包括到浅沟槽隔离区的侧部的晶体管，该晶体管包括：设置在半导体衬底的前侧中的第一源极/漏极区和第二源极/漏极区；延伸至半导体衬底的前侧内的第一非零深度并设置在第一源极/漏极区和第二源极/漏极区之间的栅电极；以及延伸至半导体衬底的前侧内以将栅电极与半导体衬底分隔开的栅极介电层，其中，沿着栅极介电层的下表面和外侧壁的半导体衬底中的沟道区在第一源极/漏极区和第二源极/漏极区之间延伸；并且其中浅沟槽隔离区具有与第一和第二源极/漏极区的外周区不同并与之隔开的外周区，并且设置在栅电极的一侧而不横向围绕栅电极。
在一些实施例中，集成电路(IC)包括：具有前侧和后侧的半导体衬底；延伸至半导体衬底的前侧内的第一和第二源极/漏极区，第一和第二源极/漏极区通过半导体衬底中的沟道区彼此分隔开；延伸到半导体衬底的前侧内并设置在沟道区上方的栅电极；延伸到半导体衬底的前侧内以将栅电极的底面和外侧壁与沟道区分隔开的栅极介电层；延伸至半导体衬底的前侧内并与第一源极/漏极区或第二源极/漏极区的外边缘并排布置的浅沟槽隔离区，该浅沟槽隔离区填充有介电材料；以及包括第一电容器端子和第二电容器端子的复合电容器，在所述第一电容器端子和第二电容器端子之间限定复合电容器的总电容，复合电容器包括多个基本垂直的电容器板，电容器板延伸到浅沟槽隔离区内并且通过浅沟槽隔离区的介电材料彼此分隔开，其中，多个基本垂直的电容器板中的第一电容器板对应于复合电容器的第一电容器端子，并且布置在多个基本垂直的电容器板的第二电容器板和第三电容器板之间。第二电容器板和第三电容器板位于第一电容器板的相对两侧并对应于复合电容器的第二电容器端子。
在一些实施例中，一种方法包括：接收半导体衬底，该半导体衬底包括逻辑区和电容器区；以及实施第一蚀刻以在电容器区中形成浅沟槽隔离凹槽；在浅沟槽隔离凹槽中形成介电材料以形成浅沟槽隔离域；实施第二蚀刻以在逻辑区中形成栅电极凹槽，并在浅沟槽隔离区中形成多个电容器板凹槽；在栅电极凹槽和多个电容器板凹槽中形成高k介电材料；在栅电极凹槽和多个电容器板凹槽中同时形成导电层，以在逻辑区中建立栅电极，并在电容器区中建立多个电容器板。在一些实施例中，该方法包括：实施化学机械平坦化(CMP)工艺以去除导电层的上部，从而将栅电极和多个电容器板分割成彼此分隔开的结构。在一些实施例中，该方法包括：在栅电极的平坦化的上表面上方和多个电容器板的平坦化的上表面上方形成介电结构；以及在介电结构中或上方形成金属互连结构，其中金属互连结构将多个电容器板的第一组连接在一起以建立第一电容器端子，并且将多个电容器板的第二组连接在一起以建立第二电容器端子。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应所述理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应所述意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
半导体衬底，具有前侧和后侧；
浅沟槽隔离区，延伸至半导体衬底的前侧内，并填充有介电材料；以及
第一电容器板和第二电容器板，从所述半导体衬底的前侧延伸至所述浅沟槽隔离区内，所述第一电容器板和所述第二电容器板分别具有第一侧壁结构和第二侧壁结构，所述第一侧壁结构和所述第二侧壁结构彼此基本平行并且通过所述浅沟槽隔离区的介电材料彼此分隔开，
所述集成电路还包括具有栅电极的晶体管，
或者，所述第一电容器板、所述第二电容器板、所述栅电极以及所述浅沟槽隔离区的顶表面齐平；
或者，所述栅电极下方的浅沟槽隔离区围绕着所述第一电容器板和所述第二电容器板以及所述栅电极下方的鳍。
2.根据权利要求1所述的集成电路，其中，所述第一电容器板和所述第二电容器板具有第一底面和第二底面，并且所述第一底面和所述第二底面分别设置在距所述半导体衬底的前侧的第一深度处和第二深度处，所述第一深度和所述第二深度彼此相等。
3.根据权利要求2所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中，其中，所述第三电容器板具有第三底面，所述第三底面设置在所述半导体衬底的前侧下方的第三深度处，其中，所述第一深度、所述第二深度和所述第三深度彼此相等或其中，所述第三深度不同于所述第一深度和所述第二深度。
4.根据权利要求1所述的集成电路，其中，所述第一电容器板和所述第二电容器板具有第一底面和第二底面，并且所述第一底面和所述第二底面分别设置在距所述半导体衬底的前侧的第一深度处和第二深度处，所述第一深度和所述第二深度彼此不同。
5.根据权利要求4所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中，其中，所述第三电容器板具有第三底面，所述第三底面设置在所述半导体衬底的前侧下方的第三深度处，其中，所述第一深度、所述第二深度和所述第三深度彼此不同。
6.根据权利要求1所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中，其中，所述第一电容器板和所述第二电容器板通过第一距离彼此间隔开，并且所述第二电容器板和所述第三电容器板通过第二距离彼此间隔开，所述第二距离等于所述第一距离。
7.根据权利要求1所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中，其中，所述第一电容器板和所述第二电容器板通过第一距离彼此间隔开，并且所述第二电容器板和所述第三电容器板通过第二距离彼此间隔开，所述第二距离不同于所述第一距离。
8.根据权利要求1所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中；以及
金属线，在所述第一电容器板、所述第二电容器板和所述第三电容器板中的至少两个的上方水平延伸并直接将所述第一电容器板、所述第二电容器板和所述第三电容器板中的至少两个彼此连接。
9.根据权利要求1所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中，其中，所述第二电容器板布置在所述第一电容器板和所述第三电容器板之间；以及
第四电容器板，设置在所述浅沟槽隔离区中，其中，所述第三电容器板布置在所述第二电容器板和所述第四电容器板之间，并且
其中，所述第一电容器板、所述第二电容器板、所述第三电容器板和所述第四电容器板在第一方向上彼此平行地延伸并且在所述第一方向上具有相等的长度，并且在垂直于所述第一方向的第二方向上具有彼此对准的相应端部。
10.根据权利要求1所述的集成电路，进一步包括：
第三电容器板，设置在所述浅沟槽隔离区中，其中，所述第二电容器板布置在所述第一电容器板和所述第三电容器板之间；以及
第四电容器板，设置在所述浅沟槽隔离区中，其中，所述第三电容器板布置在所述第二电容器板和所述第四电容器板之间；并且
其中，所述第一电容器板、所述第二电容器板、所述第三电容器板和所述第四电容器板在第一方向上彼此平行地延伸并且在所述第一方向上具有相等的长度，并且在垂直于所述第一方向的第二方向上具有彼此偏移的相应端部。
11.根据权利要求1所述的集成电路，其中，所述第一电容器板包括：第一主干，在第一方向上延伸；和多个第一指状物，在垂直于所述第一方向的第二方向上从所述第一主干向外延伸。
12.根据权利要求11所述的集成电路，其中，所述第二电容器板包括：第二主干，在所述第一方向上延伸但与所述第一主干间隔开；以及多个第二指状物，在第二方向上从所述第二主干向外延伸，其中，所述多个第一指状物与所述多个第二指状物相互交叉，并通过所述浅沟槽隔离区的介电材料与所述多个第二指状物分隔开。
13.根据权利要求1所述的集成电路，其中，所述第一电容器板和所述第二电容器板是通过所述浅沟槽隔离区的介电材料彼此分隔开的导电材料的同心环。
14.根据权利要求1所述的集成电路，所述晶体管由所述浅沟槽隔离区横向地围绕，所述晶体管包括：
第一源极/漏极区和第二源极/漏极区，设置在所述半导体衬底的前侧中；
所述栅电极延伸至所述半导体衬底的前侧内的第一非零深度处，并设置在所述第一源极/漏极区和所述第二源极/漏极区之间；以及
栅极介电层，延伸至所述半导体衬底的前侧内以将所述栅电极与所述半导体衬底分隔开，其中，沿着所述栅极介电层的下表面和外侧壁的所述半导体衬底中的沟道区在所述第一源极/漏极区和所述第二源极/漏极区之间延伸。
15.根据权利要求14所述的集成电路，其中，所述第一非零深度等于对应于所述第一电容器板的底面的第一深度。
16.根据权利要求1所述的集成电路，所述晶体管位于所述浅沟槽隔离区的侧部，所述晶体管包括：
第一源极/漏极区和第二源极/漏极区，设置在所述半导体衬底的前侧中；
所述栅电极延伸至所述半导体衬底的前侧内的第一非零深度处，并设置在所述第一源极/漏极区和所述第二源极/漏极区之间；以及
栅极介电层，延伸至所述半导体衬底的前侧内以将所述栅电极与所述半导体衬底分隔开，其中，沿着所述栅极介电层的下表面和外侧壁的所述半导体衬底中的沟道区在所述第一源极/漏极区和所述第二源极/漏极区之间延伸；
其中，所述浅沟槽隔离区具有与所述第一源极/漏极区和所述第二源极/漏极区的外周区不同且与所述第一源极/漏极区和所述第二源极/漏极区的外周区间隔开的外周区，并且设置在所述栅电极的一侧而不横向围绕所述栅电极。
17.一种集成电路，包括：
半导体衬底，具有前侧和后侧；
第一源极/漏极区和第二源极/漏极区，延伸至所述半导体衬底的前侧内，所述第一源极/漏极区和所述第二源极/漏极区通过位于所述半导体衬底内的沟道区彼此分隔开；
栅电极，延伸至所述半导体衬底的前侧内，并设置在所述沟道区上方；
栅极介电层，延伸至所述半导体衬底的前侧内以将所述栅电极的底面和外侧壁与所述沟道区分隔开；
浅沟槽隔离区，延伸至所述半导体衬底的前侧内，并与所述第一源极/漏极或所述第二源极/漏极区的外边缘并排布置，所述浅沟槽隔离区填充有介电材料；以及
复合电容器，包括第一电容器端子和第二电容器端子，在所述第一电容器端子和第二电容器端子之间限定所述复合电容器的总电容，所述复合电容器包括多个基本垂直的电容器板，所述电容器板延伸至所述浅沟槽隔离区内并且通过所述浅沟槽隔离区的介电材料彼此分隔开，其中，所述多个基本垂直的电容器板中的第一电容器板对应于所述复合电容器的所述第一电容器端子，并且布置在多个基本垂直的第二电容器板和第三电容器板之间，所述第二电容器板和所述第三电容器板位于所述第一电容器板的相对两侧并且对应于所述复合电容器的所述第二电容器端子。
18.一种形成集成电路的方法，包括：
接收半导体衬底，所述半导体衬底包括逻辑区和电容器区；
实施第一蚀刻以在所述电容器区中形成浅沟槽隔离凹槽；
在所述浅沟槽隔离凹槽中形成介电材料以形成浅沟槽隔离区；
实施第二蚀刻，以在所述逻辑区中形成栅电极凹槽，并在所述浅沟槽隔离区中形成多个电容器板凹槽；
在所述栅电极凹槽和所述多个电容器板凹槽中形成高k介电材料；以及
在所述栅电极凹槽和所述多个电容器板凹槽中同时形成导电层，以在所述逻辑区中建立栅电极，并在所述电容器区中建立多个电容器板。
19.根据权利要求18所述的方法，还包括：
实施化学机械平坦化(CMP)工艺以去除所述导电层的上部，从而将所述栅电极和所述多个电容器板分割成彼此分隔开的结构。
20.根据权利要求19所述的方法，还包括：
在所述栅电极的平坦化的上表面上方和所述多个电容器板的平坦化的上表面上方形成介电结构；和
在所述介电结构中或上方形成金属互连结构，其中，所述金属互连结构将所述多个电容器板的第一组电容器板连接在一起以建立第一电容器端子，并且将所述多个电容器板的第二组电容器板连接在一起以建立第二电容器端子。
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